楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布，其數(shù)字和定制 / 模擬設(shè)計(jì)流程已獲得 TSMC N3E 和 N4P 工藝認(rèn)證，支持最新的設(shè)計(jì)規(guī)則手冊（DRM）。此外，Cadence 和 TSMC 交付了 N3E 和 N4P 制程設(shè)計(jì)套件（PDK）和設(shè)計(jì)流程，以加速客戶采用，并推動(dòng)移動(dòng)、人工智能和超大規(guī)模計(jì)算設(shè)計(jì)創(chuàng)新。雙方的共同客戶正在積極使用新的 N3E 和 N4P PDK 進(jìn)行設(shè)計(jì)，一些測試芯片已經(jīng)成功流片，有力證明了 Cadence 解決方案可以幫助客戶提高工程效率，最大限度地發(fā)揮 TSMC 最新工藝技術(shù)提供的功耗、性能和面積（PPA）優(yōu)勢。

Cadence 的數(shù)字和定制 / 模擬先進(jìn)節(jié)點(diǎn)解決方案支持公司的智能系統(tǒng)設(shè)計(jì)?（Intelligent System Design?）戰(zhàn)略，旨在實(shí)現(xiàn)系統(tǒng)級(jí)芯片（SoC）的卓越設(shè)計(jì)。

N3E 和 N4P 工藝的數(shù)字全流程認(rèn)證

Cadence 與 TSMC 密切合作，確保其面向 TSMC 先進(jìn) N3E 和 N4P 工藝技術(shù)的數(shù)字全流程經(jīng)過優(yōu)化。完整的 RTL-to-GDS 流程包括 Cadence Innovus? Implementation System、Quantus? Extraction Solution、Quantus Field Solver、Tempus? Timing Signoff Solution 及 ECO Option、Pegasus? Verification System、Liberate? Characterization Solution 和 Voltus? IC Power Integrity Solution。此外，Cadence Genus? Synthesis Solution 和預(yù)測性的 iSpatial technology 也支持 TSMC N3E 和 N4P 工藝技術(shù)。

數(shù)字全流程提供了支持 TSMC N3E 和 N4P 工藝技術(shù)的幾個(gè)關(guān)鍵能力，包括實(shí)現(xiàn)和簽核結(jié)果之間的相關(guān)性；增強(qiáng)的對通孔支柱（via pillar）支持；有效處理包含很多多高度、多電壓閾值（VT）和驅(qū)動(dòng)強(qiáng)度單元的大型標(biāo)準(zhǔn)單元庫；低電壓單元表征和經(jīng)過認(rèn)證的簽核時(shí)序準(zhǔn)確度；以及通過 Quantus Extraction Solution 和 Quantus Field Solver 實(shí)現(xiàn)經(jīng)過認(rèn)證的提取準(zhǔn)確度。

N3E 和 N4P 定制 / 模擬流程認(rèn)證

Cadence Virtuoso? Design Platform（包括 Virtuoso Schematic Editor、Virtuoso ADE Product Suite 和 Virtuoso Layout Suite EXL）、Spectre? Simulation Platform（包括 Spectre X Simulator、Spectre Accelerated Parallel Simulator（APS）、Spectre eXtensive Partitioning Simulator（XPS）和 Spectre RF Option）以及 Virtuoso Application Library Environment 和 Voltus-Fi Custom Power Integrity Solution 已獲得 TSMC N3E 和 N4P 工藝最新認(rèn)證。Virtuoso Design Platform 的一個(gè)獨(dú)特之處在于可與 Innovus Implementation System 緊密集成，通過使用一個(gè)共同的數(shù)據(jù)庫增強(qiáng)了混合信號(hào)設(shè)計(jì)的實(shí)現(xiàn)方法學(xué)。Virtuoso Application Library Environment 中的 Virtuoso Schematic Editor 的遷移模塊已被 TSMC 成功集成并通過驗(yàn)證。

Virtuoso Schematic Editor、Virtuoso ADE Suite 和集成的 Spectre X Simulator 已經(jīng)針對定制設(shè)計(jì)參考流程（CDRF）進(jìn)行了優(yōu)化，用于管理工藝角仿真、統(tǒng)計(jì)分析、設(shè)計(jì)中心化和電路優(yōu)化。此外，CDRF 的 Virtuoso Layout Suite EXL 也針對高效布局實(shí)現(xiàn)進(jìn)行了加強(qiáng)，為客戶提供多項(xiàng)功能，包括一個(gè)獨(dú)特的基于行的實(shí)現(xiàn)方法學(xué)，它在放置、布線、填充和插入 dummy 上具有交互和輔助功能；加強(qiáng)的模擬遷移和布局重用功能；集成的寄生參數(shù)提取和 EM-IR 檢查以及集成的物理驗(yàn)證功能。

“通過我們最近與 Cadence 的合作，客戶可以輕松從我們最新 N3E 和 N4P 工藝技術(shù)的功耗和性能大幅改善中受益，以推動(dòng)設(shè)計(jì)創(chuàng)新?！盩SMC 設(shè)計(jì)基礎(chǔ)設(shè)施管理部副總裁 Suk Lee 說，“我們的客戶必須以極快的速度完成設(shè)計(jì)開發(fā)，以跟上市場需求，設(shè)計(jì)流程的認(rèn)證讓客戶充滿信心，他們相信可以利用我們的技術(shù)實(shí)現(xiàn)設(shè)計(jì)目標(biāo)，更快地將產(chǎn)品推向市場?！?/p>

“我們的數(shù)字和定制 / 模擬流程具有豐富的功能，使我們的客戶在創(chuàng)建 N3E 和 N4P 設(shè)計(jì)時(shí)能夠?qū)崿F(xiàn)最佳的 PPA 結(jié)果，同時(shí)提高工程生產(chǎn)率。”Cadence 公司資深副總裁兼數(shù)字和簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 博士表示，“通過與 TSMC 的密切合作，我們正在幫助客戶在移動(dòng)、人工智能和超大規(guī)模等各種細(xì)分市場實(shí)現(xiàn)卓越的 SoC 設(shè)計(jì)，我們期待可以實(shí)現(xiàn)更多成功的先進(jìn)節(jié)點(diǎn)創(chuàng)新。”