中國一站式IP和定制芯片領軍企業(yè)芯動科技(INNOSILICON)宣布正式加入UCIe產業(yè)聯(lián)盟，助力Chiplet標準化，致力于Chiplet創(chuàng)新、迭代和商用。同時，芯動自研的首套跨工藝、跨封裝物理層兼容UCIe國際標準Innolink Chiplet解決方案，已在全球范圍內率先實現(xiàn)兼容各種應用場景并成功商用落地。

▲Innolink Chiplet A/B/C實現(xiàn)方法

INNOSILICON

加入UCIe聯(lián)盟，首發(fā)UCIe Chiplet IP芯動科技獨領風騷

Chiplet技術對當前突破AI和CPU/GPU等大型計算芯片的算力瓶頸具有重要戰(zhàn)略意義，設計靈活、成本低、上市周期短，能夠滿足包括云端、邊緣端、企業(yè)級、5G、汽車、高性能計算和移動設備等在內的整個計算領域，對算力、內存、存儲和互連日益增長的高需求。此前，全球十大行業(yè)巨頭組成了UCIe(Universal Chiplet Interconnect Express)產業(yè)聯(lián)盟，攜手推動Chiplet接口規(guī)范的標準化。作為在Chiplet互聯(lián)技術領域耕耘多年并率先成果產業(yè)化的IP領軍企業(yè)，芯動科技是國內首批加入該聯(lián)盟的廠商之一。芯動科技Chiplet架構師高專認為，“Chiplet聯(lián)盟的成立將形成開放互連的局面，統(tǒng)一標準將實現(xiàn)更強的賦能。但想要制定標準必須有領先的技術以及足夠的銷量，國內在這方面比較薄弱，加入UCIe產業(yè)聯(lián)盟是芯動致力于推動Chiplet商用進程、提高國內企業(yè)在Chiplet市場聲量的重要一步?！?/p>

▲多芯粒互聯(lián)的Chiplet技術是實現(xiàn)高性能異構系統(tǒng)的發(fā)展趨勢

近年來，Chiplet概念開花結果，AMD、蘋果和英偉達等國際巨頭都發(fā)布了標志性的Chiplet旗艦產品，并在各個應用領域取得極大成功。國內上下游企業(yè)也將之視為傳統(tǒng)半導體產業(yè)鏈重構的新機遇，諸多廠商正積極開發(fā)相關產品，然而商用成果寥寥無幾。芯動科技可謂一枝獨秀。在UCle標準推出后不到三周，芯動科技就宣布率先推出國產自主研發(fā)物理層兼容UCIe國際標準的IP解決方案-Innolink Chiplet，這是國內首套跨工藝、跨封裝的Chiplet連接解決方案，且已在先進工藝上量產驗證成功，儼然成為全球Chiplet市場的一顆亮眼新星，也成為芯動加入國際UCIe標準制定的敲門磚。INNOSIL

ICONInnolink Chiplet“押中題”

全球率先量產商用

能夠在UCIe標準發(fā)布同一時間宣布首發(fā)兼容UCIe國際標準的Chiplet解決方案，聽起來像押中高考大題的故事。對此，芯動科技Chiplet架構師高專表示，“芯動在Chiplet技術領域積累了大量的客戶應用需求經驗，并且和臺積電、intel、三星、美光等業(yè)界領軍企業(yè)有密切的技術溝通和合作探索，兩年前就開始了Innolink Chiplet的研發(fā)工作，率先明確InnolinkB/C基于DDR的技術路線，并于2020年的Design Reuse全球會議上首次向業(yè)界公開Innolink A/B/C技術。得益于正確的技術方向和超前的布局規(guī)劃，Innolink 的物理層與UCIe的標準保持一致，成為國內始發(fā)、世界先進的自主UCIe Chiplet解決方案?！?/p>

▲UCIe定義不同封裝標準的主要性能指標

DDR技術滿足多芯?；ヂ?lián)的高密度、低功耗、低延遲等綜合需求，可使多芯粒像單芯粒一樣工作，單芯粒總線延展至多芯粒。因此，芯動在Innolink-B/C 采用了DDR的方式實現(xiàn)，提供基于GDDR6/LPDDR5技術的高速、高密度、高帶寬連接方案。標準封裝使用MCM傳統(tǒng)基板或短距PCB作為Chiplet互聯(lián)的介質，具備成本便宜、集成容易等特點，是對成本較為敏感的Chiplet應用場景首選;先進封裝如Silicon Interposer，具備密度高、功耗低、成本高等特點，則是對價格不敏感的高性能應用場景首選。在UCIe定義正式發(fā)布前，Innolink-B/C就提前實現(xiàn)了這兩種封裝場景的應用，驗證了其對市場前景和Chiplet技術趨勢的準確判斷。

▲ UCIe的Chiplet架構分層和先進、標準封裝定義

圖中顯示UCIe分了3個層次，Protocol Layer協(xié)議層、Die to Die Adapter互聯(lián)層、Physical Layer物理層。其中協(xié)議層就是類似常用的PCIE、CXL等上層協(xié)議，底層的Die to Die Adapter和PHY物理層，即是和Innolink Chiplet同樣的實現(xiàn)方式。

▲ Innolink B在跨13cm長距PCB和封裝下的20Gbps單端信號實測眼圖

高專表示，“UCle發(fā)布時我們就注意到，UCIe規(guī)范中有標準封裝和先進封裝兩種規(guī)格，并且這兩種規(guī)格同芯動科技的Innolink B/C在思路和技術架構非常類似，都是針對標準封裝和先進封裝單獨定義IO接口，都是單端信號，都是forward clock，都有Data valid信號，都有side band通道。基于Innolink B/C兩年多的研發(fā)和18Gbps/21Gbps的GDDR6/6X研發(fā)量產經驗，芯動科技迅速發(fā)布了兼容UCIe兩種規(guī)格的IP產品，可以賦能國內外芯片設計公司，幫助他們快速推出兼容UCIe標準的Chiplet產品。芯動科技的Chiplet解決方案不僅支持標準封裝和先進封裝，還可以支持短距PCB場景，而且在多種應用場景下，芯動的Chiplet方案比傳統(tǒng)的Serdes方案都有延時、功耗、以及帶寬密度的優(yōu)勢?！眹@著Innolink Chiplet技術，芯動同時還提供封裝設計、可靠性驗證、信號完整性分析、DFT、熱仿真、測試方案等整套解決方案。

▲Innolink Chiplet廣泛應用于高性能計算芯片量產

目前，Innolink Chiplet方案不僅用在風華1號數據中心GPU上，實現(xiàn)了性能翻倍，還被授權給了眾多合作伙伴和客戶。通過復用芯動科技的國產Innolink Chiplet技術，芯片設計企業(yè)和系統(tǒng)廠商能夠快速便捷地實現(xiàn)多Die、多芯片之間的互連，有效簡化了設計流程。

INNOSILICON十六年厚積薄發(fā)領跑Chiplet水到渠成 凡事預則立，不預則廢。

“押中題”往往不是運氣眷顧，而是“功夫不負有心人”的成竹在胸。能夠準確地把握Chiplet技術方向，前瞻性地完成設計驗證，與后來推出的UCIe技術方向一致，無疑是芯動技術團隊長期投入和耕耘的成果，離不開芯動在高速接口領域的深厚積累和授權量產經驗的持續(xù)領先。Innolink背后的技術極為復雜，正因為芯動掌握了GDDR6/6X、LPDDR5/5X、DDR5/4、HBM3/HBM2E、32G/56G SerDes、基板和Interposer設計方案、高速信號完整性分析、先進工藝封裝、測試方法等等世界前沿的核心技術，并且經過大量客戶需求落地和量產驗證迭代，累計流片200次以上的驗證經驗，高端IP出貨超60億顆的量產應用。尤其在DDR系列高帶寬技術上，芯動科技堪稱業(yè)界天花板，不久前發(fā)布以先進FinFet工藝量產了全球最快的LPDDR5/5X/DDR5 IP一站式解決方案，首次在普通PCB長距離上實現(xiàn)內存顆粒過10Gbps的訪問速率。對創(chuàng)新的不斷追求和底層技術的長期積淀，鑄就了芯動在高性能領域的洞察力和核心競爭力。

▲Innolink Chiplet內部實現(xiàn)的基礎技術盤點

芯動的先進IP技術，一方面引領行業(yè)技術的創(chuàng)新，塑造半導體企業(yè)的全球化長遠發(fā)展視野，另一方面填補高性能芯片的應用空白，助力國內高端芯片發(fā)展。這也是芯動科技能先人一步實現(xiàn)Chiplet商用落地、躋身UCIe國際聯(lián)盟之列的根源。

審核編輯：湯梓紅