信號完整性 （SI） 正成為 OpenVPX 系統(tǒng)設計人員越來越重要的考慮因素。雖然系統(tǒng)集成商首先面臨一些 SI 問題，因為嵌入式行業(yè)將性能從 3.125 Gbaud 的第 1 代提升到 6.25 Gbaud 信令的 Gen2，但當前向第 3 代 》10 Gbaud 信令速率的過渡，幾乎是第 2 代 OpenVPX 帶寬的兩倍，需要顯著提高工具、能力、專業(yè)知識和專有技術水平，以確保成功設計和實施強大的最新一代， OpenVPX系統(tǒng)。

MultiGig VPX 連接器最初設計用于 6.25 Gbaud 信號速率。隨著 Gen3 OpenVPX 信令增加到 》10 Gbaud 信令速率，我們正在將 MultiGig 連接器推向其物理極限。除非系統(tǒng)設計人員熟悉 SI 在實現(xiàn)這些新的更快信令速率時所扮演的更重要的角色，否則他們將新的 Gen3 OpenVPX 設計的成功置于危險之中。

第 3 代 》10 Gbaud 信令的仿真研究

為了加強當前對Gen3 OpenVPX SI的研究，備受推崇的第三方信號完整性專家Teraspeed咨詢集團進行了廣泛的仿真研究。仿真旨在分析MultiGig連接器的物理極限，并在各種背板長度上執(zhí)行完整的端到端建模，并確保系統(tǒng)級的穩(wěn)健性能。

測試 VPX 連接器的限制

MultiGig連接器在較高OpenVPX信令速率下操作的物理限制已經認識和理解了一段時間。事實上，VPX 連接器的內部設計可能導致幾個眾所周知的 SI 損傷。必須積極管理這些損傷，再加上與 VPX 連接器占用空間的物理幾何形狀相關的問題，以確?？煽康?Gen3 10 Gbaud 操作。這些與連接器相關的損傷包括：

? 由于 VPX 連接器封裝中的阻抗不連續(xù)而導致的回波損耗 （RL）;

? 由于 VPX 連接器封裝的物理幾何形狀而導致的串擾;

? 由于差分對中的編織偏斜導致共模信號（模式轉換），夸大了已經很高的串擾;以及

? 過孔和連接器中的諧振會降低 10 Gbaud 下臨界 5 GHz 奈奎斯特區(qū)域的插入損耗 （IL）、RL 和串擾

仿真測試結果

仿真測試表明，MultiGig連接器過孔中的RL和串擾峰值發(fā)生在奈奎斯特附近的4至5 GHz頻段，而插入損耗也會降低（參見圖1中插入損耗的下降）。這擠壓了臨界奈奎斯特區(qū)域的信噪比。下面的圖 1 說明了這種現(xiàn)象。

圖 2（左圖）顯示了由最壞情況排列產生的 40 Gb 以太網 （GbE） 眼圖。雖然使用良好的高速設計規(guī)則通常足以實現(xiàn)可靠的 10 Gbaud 操作，但這些結果表明，該方法對于 VPX 連接器是不夠的。

作為仿真和建模工作的結果，Curtiss-Wright開發(fā)了一套新的高速設計規(guī)則。圖 2（右圖）顯示了使用新開發(fā)的設計規(guī)則進行最壞情況排列產生的 40 GbE 眼圖。這表明，通過避免最壞情況的排列，可以實現(xiàn)支持 》10 Gbaud 信令的魯棒通道。

研究表明，以 》10 Gbaud 的 Gen3 信令速率實現(xiàn)強大的 OpenVPX 解決方案是一項艱巨的任務。在我們的研究過程中，運行了超過11，000個模擬案例。這項研究的結果表明，這些參數的排列中有很大一部分，由于制造公差變化而進一步加劇，產生的通道在10 Gbaud下無法可靠工作。（見圖3）。

雖然人們可能會認為選擇低損耗層壓材料有助于減輕這些故障，但事實證明，這個問題非常復雜，無法用這種方法解決。需要對模塊和背板應用激進的設計規(guī)則，以避免問題排列。

SI 建模結果

SI 建模的結果提供了非常有用的數據，有助于定義設計具有第 3 代信令速率的 OpenVPX 系統(tǒng)的最佳實踐規(guī)則。為了緩解與 VPX 連接器相關的 SI 損傷問題，需要優(yōu)化幾個設計參數：

? 模塊和背板走線長度優(yōu)化;

? 模塊和背板材料選擇;

? 模塊和背板編織歪斜緩解;

? 模塊和背板堆疊優(yōu)化;

? 模塊和背板通過調諧;

? 控制模塊和背板制造公差變化;

? 模塊交流電容電路優(yōu)化;以及

? 模塊設備封裝分線優(yōu)化。

雖然仿真和建模表明，在OpenVPX系統(tǒng)中可以實現(xiàn)強大的Gen3 》10 Gbaud信令，但它也清楚地表明，成功的設計需要高度的謹慎和專業(yè)知識。必須優(yōu)化模塊和背板的設計，以實現(xiàn)強大的Gen3 》10 Gbaud信號。

審核編輯：郭婷