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      在Trion上驅(qū)動(dòng)PLL走pllin管腳

      XL FPGA技術(shù)交流 ? 來(lái)源：XL科技 ? 作者：XL科技 ? 2023-02-02 13:38 ? 次閱讀
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      之前在Trion上一直強(qiáng)調(diào)驅(qū)動(dòng)PLL要走pllin管腳。但是如果在硬件設(shè)計(jì)之時(shí)沒(méi)有注意而把PLL輸入管腳放置在普通GPIO也不是完全沒(méi)有辦法。

      （1）如果放在了GCLK上，Connection Type設(shè)置成GCLK，PLL的時(shí)鐘源設(shè)置成Core；

      （2）如果放在了普通GPIO上，那Connection Type只能設(shè)置成Normal，同樣PLL的時(shí)鐘源設(shè)置成Core；不過(guò)會(huì)有警告信息clock_rule_undefined_name:No clock source defined(xxx)

      Trion驗(yàn)證

      22a1ac72-a2b8-11ed-bfe3-dac502259ad0.png

      22bd22ae-a2b8-11ed-bfe3-dac502259ad0.png

      有警告信息clock_rule_undefined_name:No clock source defined(hdmi_pclk )但是不用管。照用不誤。

      22db9d2e-a2b8-11ed-bfe3-dac502259ad0.png

      22ff9e72-a2b8-11ed-bfe3-dac502259ad0.png

      231cfe54-a2b8-11ed-bfe3-dac502259ad0.png

      在鈦金上同樣可以這樣設(shè)置。

      把DDR_REF_CLK設(shè)置為normal。

      233442d0-a2b8-11ed-bfe3-dac502259ad0.png

      把PLL的參考修改成Core,并輸入時(shí)鐘名DDR_REF_CLK。

      235a439a-a2b8-11ed-bfe3-dac502259ad0.png

      有警告信息clock_rule_undefined_name :No clock source defined(DDR_REF_CLK),但是不用管。照用不誤。

      237d1d52-a2b8-11ed-bfe3-dac502259ad0.png

      方法二：通過(guò)clkmux驅(qū)動(dòng)PLL

      2397fd0c-a2b8-11ed-bfe3-dac502259ad0.png

      23cc0458-a2b8-11ed-bfe3-dac502259ad0.png

      審核編輯：劉清

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        pll
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      • GPIO
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      原文標(biāo)題：GPIO驅(qū)動(dòng)PLL的

      文章出處：【微信號(hào)：gh_ea2445df5d2a，微信公眾號(hào)：FPGA及視頻處理】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

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