Write leveling功能和Fly_by拓?fù)涿懿豢煞?。Fly_by拓?fù)渲饕獞?yīng)用于時(shí)鐘、地址、命令和控制信號(hào)，該拓?fù)淇梢杂行У臏p少stub的數(shù)量和他們的長(zhǎng)度，但是卻會(huì)導(dǎo)致時(shí)鐘和Strobe信號(hào)在每個(gè)芯片上的飛行時(shí)間偏移,這使得控制器（FPGA或者CPU）很難保持tDQSS、tDSS 和tDSH這些參數(shù)滿足時(shí)序規(guī)格。

因此write leveling應(yīng)運(yùn)而生，這也是為什么在DDR3里面使用fly_by結(jié)構(gòu)后數(shù)據(jù)組可以不用和時(shí)鐘信號(hào)去繞等長(zhǎng)的原因，數(shù)據(jù)信號(hào)組與組之間也不用去繞等長(zhǎng)，而在DDR2里面數(shù)據(jù)組還是需要和時(shí)鐘有較寬松的等長(zhǎng)要求的。DDR3控制器調(diào)用Write leveling功能時(shí)，需要DDR3 SDRAM顆粒的反饋來(lái)調(diào)整DQS與CK之間的相位關(guān)系，具體方式如下圖一所示。

圖一、 Write leveling

Write leveling 是一個(gè)完全自動(dòng)的過(guò)程?？刂破鳎–PU或FPGA)不停的發(fā)送不同時(shí)延的DQS 信號(hào)，DDR3 SDRAM 顆粒在DQS-DQS#的上升沿采樣CK 的狀態(tài)，并通過(guò)DQ 線反饋給DDR3 控制器?？刂破鞫朔磸?fù)的調(diào)整DQS-DQS#的延時(shí)，直到控制器端檢測(cè)到DQ 線上0 到1 的跳變（說(shuō)明tDQSS參數(shù)得到了滿足），控制器就鎖住此時(shí)的延時(shí)值，此時(shí)便完成了一個(gè)Write leveling過(guò)程;同時(shí)在Leveling 過(guò)程中，DQS-DQS#從控制器端輸出，所以在DDR3 SDRAM 側(cè)必須進(jìn)行端接；同理，DQ 線由DDR3 SDRAM顆粒側(cè)輸出，在控制器端必須進(jìn)行端接；

需要注意的是，并不是所有的DDR3控制器都支持write leveling功能，所以也意味著不能使用Fly_by拓?fù)浣Y(jié)構(gòu)，通常這樣的主控芯片會(huì)有類(lèi)似以下的描述：

二、DBI功能與POD電平

DBI的全稱(chēng)是Data Bus Inversion數(shù)據(jù)總線反轉(zhuǎn)/倒置，它與POD電平密不可分，它們也是DDR4區(qū)別于DDR3的主要技術(shù)突破。

POD電平的全稱(chēng)是Pseudo Open-Drain 偽漏極開(kāi)路，其與DDR3對(duì)比簡(jiǎn)單的示例電路如下圖二所示。

圖二 POD示意電路

從中可以看到，當(dāng)驅(qū)動(dòng)端的上拉電路導(dǎo)通，電路處于高電平時(shí)（也即傳輸?shù)氖恰?”），此時(shí)兩端電勢(shì)差均等，相當(dāng)于回路上沒(méi)有電流流過(guò)，但數(shù)據(jù)“1”還是照樣被傳輸，這樣的設(shè)計(jì)減少了功率消耗。

正是由于POD電平的這一特性，DDR4設(shè)計(jì)了DBI功能。當(dāng)一個(gè)字節(jié)里的“0”比特位多于“1”時(shí)，可以使能DBI，將整個(gè)字節(jié)的“0”和“1”反轉(zhuǎn)，這樣“1”比“0”多，相比原（反轉(zhuǎn)前）傳輸信號(hào)更省功耗，如下表一所示。

表一 DBI示例

以上就是DDRx的一些主要的關(guān)鍵技術(shù)介紹，可以用如下表二所示來(lái)總結(jié)下DDRx的特性對(duì)比。

表二 DDRx SDRAM特性對(duì)比

審核編輯：劉清