你可能已經(jīng)在智能手機上播放過成百上千個視頻了，那么，你有沒有想過當你按下“播放”鍵時發(fā)生了什么？

? 一觸碰那個小三角形按鍵，便會立刻發(fā)生很多事。在幾微秒內，手機處理器上空閑的計算內核就啟動了。與此同時，它們的電壓和時鐘頻率會迅速上升，以確保視頻解壓和顯示不會延遲。同時，在后臺運行任務的其他內核也會降低速度。電荷會涌進活躍內核的數(shù)百萬個晶體管中，在新閑置的內核中則慢得像涓涓細流。

?這種跳動在片上系統(tǒng)（SoC）的處理器中不斷發(fā)生著，被稱為“動態(tài)電壓和頻率縮放”（DVFS），它支撐著手機和筆記本電腦以及服務器的運行。

這一切都是為了平衡計算的性能和功耗，這對智能手機來說尤其具有挑戰(zhàn)性。應用DVFS的電路會力圖確保在電流激增時，時鐘和電壓水平穩(wěn)定可靠，它們也是最難設計的部分之一。 這主要是因為，時鐘產(chǎn)生電路和電壓調節(jié)電路與智能手機SoC上的任何東西都不同，它們是模擬電路。得益于半導體制造業(yè)的進步，我們已越來越習慣于每年都會出現(xiàn)運算能力大大提高的新處理器。將一個數(shù)字設計從舊半導體工藝“移植”到新工藝中絕非易事，但與嘗試將模擬電路移植到一個新工藝上相比，這算不了什么。

實現(xiàn)DVFS的模擬元件，尤其是一種稱為“低壓差穩(wěn)壓器”（LDO）的電路，并不會像數(shù)字電路那樣按比例縮小，基本上每一代新產(chǎn)品都必須從頭開始重新設計。 如果我們可以用數(shù)字元件來制作LDO或其他模擬電路，那么其移植難度就會大大降低，從而節(jié)省大量設計成本，并且能解放工程師，讓他們去解決尖端芯片設計面臨的其他問題。此外，由此制成的數(shù)字LDO會比模擬LDO小得多，且在某些方面的表現(xiàn)會更好。過去幾年，業(yè)界和學術界的研究團隊已經(jīng)測試了至少十幾種設計，盡管還存在一些缺點，但商業(yè)上有用的數(shù)字LDO可能很快就能實現(xiàn)。

典型的智能手機SoC是一個集成奇跡。它在一塊硅片上集成了多個中央處理機（CPU）核、一個圖形處理單元、一個數(shù)字信號處理器、一個神經(jīng)處理單元、一個圖像信號處理器、一個調制解調器，以及其他專用邏輯塊。當然，提高驅動這些邏輯塊的時鐘頻率會提高它們完成工作的速度。不過，要在更高的頻率下工作，也需要更高的電壓。否則，晶體管就無法在處理器時鐘下一次走動之前打開或關閉。當然，更高的頻率和電壓是以耗電為代價的。因此，根據(jù)完成分配工作（拍攝視頻、播放音樂文件、在通話中傳輸語音等）所需的能源效率和性能之間的平衡，這些內核和邏輯單元會動態(tài)地改變其時鐘頻率和電源電壓，通常在0.95到0.45伏之間。

通常，外部電源管理集成電路會為手機SoC生成多個輸入電壓（VIN）值。這些電壓會沿著被稱為“軌”的寬連接線被輸送到SoC芯片的各個區(qū)域，但是電源管理芯片與SoC之間的連接數(shù)量有限，因此，SoC上的多個內核必須共享同一個VIN軌。 不過，由于存在低壓差穩(wěn)壓器，它們不必都具備相同的電壓。LDO以及專用的時鐘發(fā)生器允許共享軌上的每個內核按照獨有的電源電壓和時鐘頻率運行。需要最高電源電壓的內核會決定共享的VIN值。電源管理芯片將VIN設置為這個值，該內核則會通過被稱為“磁頭開關”的晶體管繞過LDO。



為了將功耗降到最低，其他內核可以在較低的電源電壓下工作。軟件決定了這個電壓值應該是多少，而模擬LDO在提供相應電壓方面做得相當好。它們結構緊湊、制造成本低，而且集成在芯片上也相對簡單，因為它們不需要大型電感器或電容器。

不過，這些LDO只能在特定的電壓窗口下工作。就其高值而言，目標電壓必須低于VIN和LDO本身的電壓下降（也叫“電壓差”）之間的差值。例如，如果內核最有效的電源電壓為0.85伏，但VIN為0.95伏，LDO的電壓差為0.15伏，則該內核無法利用LDO來達到0.85伏，相反必須在0.95伏下工作，這就浪費了一些功率。

類似地，如果VIN已經(jīng)被設置在某個電壓限制以下，那么LDO的模擬元件將無法正常工作，電路也無法進一步降低該內核的電源電壓。 如果所需電壓落在LDO的窗口內，軟件將啟用電路并激活與目標電源電壓相等的參考電壓。

那么LDO如何提供正確的電壓呢？

在基本的模擬LDO設計中，它是通過運算放大器、反饋和專用功率p溝道場效應晶體管（PFET）實現(xiàn)的。后者是一種晶體管，可隨著電壓增加至柵極而減小其電流。該功率PFET的柵極電壓來自運算放大器的模擬信號，范圍在0伏和VIN之間。

運算放大器會持續(xù)比較電路的輸出電壓（內核的電源電壓或VDD）與目標參考電壓。如果LDO的輸出電壓下降到參考電壓以下，就像新激活的邏輯突然需要更多電流時一樣，運算放大器會降低功率PFET的柵極電壓，增加電流并將VDD提升到參考電壓值。相反，如果輸出電壓上升到參考電壓以上，就像內核的邏輯不太活躍時一樣，那么運算放大器就會提高晶體管的柵極電壓以降低電流和VDD。



另一方面，一個基本的數(shù)字LDO由一個電壓比較器、控制邏輯和多個并聯(lián)功率PFET組成。（LDO也有自己的時鐘電路，與處理器內核使用的時鐘電路分開。）在數(shù)字LDO中，電源PFET的柵極電壓是二進制值而不是模擬值，所以要么是0伏要么是VIN。 隨著時鐘的每一次走動，比較器會測量輸出電壓是低于還是高于基準源提供的目標電壓。

比較器輸出會引導控制邏輯確定要激活多少功率PFET。如果LDO的輸出低于目標值，則控制邏輯會激活更多功率PFET。它們的組合電流支撐著內核的電源電壓，而該值會反饋給比較器，使其與目標一致。如果高于目標值，比較器就會向控制邏輯發(fā)送信號，關閉一些PFET。

當然，無論是模擬LDO還是數(shù)字LDO都不是理想的選擇。模擬設計的主要優(yōu)點在于，它可以快速響應電源電壓的瞬態(tài)下降和過沖，當涉及急劇變化時這尤為重要。之所以會發(fā)生這些瞬變，是因為內核對電流的需求可以在幾納秒內大幅上升或下降。除了快速響應外，模擬LDO還能很好地抑制來自軌上其他內核的VIN變化。

最后，在電流需求變化不大時，它還能嚴格控制輸出，而不會以一種在VDD中引入波紋的方式不斷地對目標進行過沖和下沖。 這些特性使得模擬LDO不僅在提供處理器內核方面具有優(yōu)勢，而且在幾乎所有要求安靜、穩(wěn)定電源電壓的電路中都具備優(yōu)勢。然而，有一些關鍵性挑戰(zhàn)因素限制了這些設計的有效性。

首先，模擬元件比數(shù)字邏輯復雜得多，在先進的技術節(jié)點上實現(xiàn)它們需要長時間的設計。其次，VIN較低時，它們無法正常工作，從而限制了它們向內核傳輸?shù)腣DD最低值。最后，模擬LDO的電壓差并不像設計者希望的那么小。 綜合最后這幾點，模擬LDO提供了一個其能夠工作的有限電壓窗口。這意味著無法用LDO實現(xiàn)省電，而用LDO實現(xiàn)省電能夠顯著提高智能手機電池的壽命。 數(shù)字LDO則解決了其許多弱點：沒有復雜的模擬元件，設計師能夠利用豐富的工具和其他資源進行數(shù)字設計。

因此，為了使用一種新的工藝技術而縮小電路規(guī)模所需要做的工作更少。數(shù)字LDO也將在更大的電壓范圍內工作。在低電壓端，數(shù)字元件可以在超出模擬元件范圍的VIN值下工作。在高電壓端，數(shù)字LDO的電壓差將更小，從而能有效地節(jié)省內核功率。 不過，凡事各有利弊，數(shù)字LDO也有一些嚴重的缺點。其中大部分是因為電路只會間歇性地測量和改變其輸出，而不會連續(xù)測量和改變輸出。這意味著電路對電源電壓下降和過沖的響應相對較慢。它對VIN的變化也更敏感，而且往往會在輸出電壓中產(chǎn)生小波動，這兩種情況都會降低內核的性能。

目前，限制數(shù)字LDO使用的主要障礙是其緩慢的瞬態(tài)響應。當內核汲取的電流在響應其工作負載的變化時突然發(fā)生變化，則內核會經(jīng)歷下降和過沖。要限制電壓下降的程度和持續(xù)時間，LDO對下降事件的響應時間至關重要。傳統(tǒng)內核給電源電壓增加了一個安全裕度，以確保其在下降期間能正常工作。更多的預期下降意味著裕度必須更大，這就降低了LDO的能效效益。因此，加快數(shù)字LDO對下降和過沖的響應是這一領域前沿研究的主要焦點。



最近取得的一些進步有助于加速電路對下降和過沖的響應。其中一種方法將數(shù)字LDO的時鐘頻率作為控制旋鈕，以穩(wěn)定性和功率效率換取響應時間。 較低的頻率提高了LDO的穩(wěn)定性，這是因為輸出不會經(jīng)常改變。它還降低了LDO的功耗，因為構成LDO的晶體管切換頻率較低。

不過，其代價是對來自處理器內核的瞬態(tài)電流需求的響應較慢。細想可知，如果頻率太低，就可能在一個單一時鐘周期內發(fā)生一個瞬態(tài)事件，因此會出現(xiàn)這種情況。 高LDO時鐘頻率反而會縮短瞬態(tài)響應時間，因為比較器進行輸出采樣的頻率足以在瞬態(tài)事件發(fā)生之前改變LDO的輸出電流。

然而，這種恒定采樣會降低輸出的穩(wěn)定性并消耗更多的功率。 這種方法的要點是引入一種其頻率能夠適應這種情況的時鐘，即降低動態(tài)穩(wěn)定性的自適應采樣頻率方法。當電壓下降或過沖超過一定水平時，時鐘頻率會提高，以更快地減少瞬態(tài)效應。然后它會減慢速度以消耗更少的功率并保持輸出電壓穩(wěn)定。

這種效果是通過添加一對額外的比較器來檢測過沖和下降情況，并觸發(fā)時鐘來實現(xiàn)的。在測量使用這種技術的測試芯片時，VDD的電壓下降從210毫伏降低到了90毫伏，與標準的數(shù)字LDO設計相比降低了57%。電壓恢復到穩(wěn)定狀態(tài)的時間從5.8微秒縮短到1.1微秒，所需時間縮短了81%。



另一種縮短瞬態(tài)響應時間的方法是給數(shù)字LDO增加一點模擬性。這種設計集成了一個獨立的模擬輔助回路，可對負載電流瞬變作出即時響應。模擬輔助回路可通過一個電容器將LDO的輸出電壓耦合到LDO的并聯(lián)PFET，從而形成一個僅在輸出電壓急劇變化時才接合的反饋回路。因此，當輸出電壓下降時，它會降低已激活PFET柵極的電壓，并瞬間增加流向內核的電流，以降低電壓下降幅度。

現(xiàn)已證明，這種模擬輔助回路可以將電壓下降從300毫伏降低到106毫伏（改善65%），可將過沖從80毫伏降低到70毫伏（改善13%）。 當然，這兩種技術都有各自的缺點。首先，兩者都不能真正匹配現(xiàn)在的模擬LDO的響應時間。此外，自適應采樣頻率技術需要兩個額外的比較器，還需要生成并校準下降和過沖參考電壓，以便電路知道何時使用更高的頻率。

模擬輔助回路包括了一些模擬元件，會減少全數(shù)字系統(tǒng)的設計時間效益。 商用SoC處理器的發(fā)展即使不能完全匹配模擬性能，也可能有助于數(shù)字LDO取得更大的成功。如今，商用SoC處理器集成了全數(shù)字自適應電路，以便在出現(xiàn)電壓下降時緩解性能問題。

例如，這些電路會暫時延長內核的時鐘周期，防止計時錯誤。這種緩解技術可以放寬瞬態(tài)響應時間限制，允許使用數(shù)字LDO并提高處理器效率。如果是這樣，我們就可以期待更高效的智能手機和其他電腦，同時讓它們的設計過程更加輕松簡單。


審核編輯：劉清