由于摩爾定律逐漸接近其物理極限，為進一步追求速度、功耗、功能與制造成本的平衡，后道封裝更加強調(diào)封裝集成度、I/O引腳密度及功能集成度，因此SiP、2.52D/3D集成及WLP成為未來集成電路后道封裝工藝的發(fā)展重點。 當(dāng)前最主要的封裝形式仍然為倒裝鍵合和引線鍵合，先進封裝（包括2.5D集成、Fan-out WLP/PLP等）已經(jīng)進入市場并占據(jù)一定市場份額，3D集成是當(dāng)前技術(shù)研究熱點。2018年底，英特爾發(fā)布了首個商用3D集成技術(shù):FOVEROS混合封裝。

傳統(tǒng)的集成電路后道工藝設(shè)備主要包括：劃切設(shè)備、減薄設(shè)備、鍵合設(shè)備、測試分選設(shè)備等。SiP、2.5D/3D集成、WLP等先進封裝技術(shù)大量采用了前道工藝中的光刻、刻蝕、金屬化、平坦化等工藝設(shè)備，集成電路前后道工藝呈現(xiàn)融合發(fā)展的態(tài)勢。集成電路后道工藝設(shè)備的發(fā)展需要滿足未來SiP、2.5D/3D集成、WLP等先進封裝技術(shù)發(fā)展的需求。


主要技術(shù)挑戰(zhàn) （1）超薄晶圓減薄及劃切設(shè)備。代工廠出廠的硅晶圓厚度一般為0.7～0.8 mm，為保證芯片小尺寸封裝的要求，硅晶圓在封裝中一般需要通過背面研磨/拋光過程進行減薄。當(dāng)前大生產(chǎn)中引線鍵合芯片的減薄工藝可達30μm，倒裝芯片的減薄工藝一般在50μm左右，晶圓減薄設(shè)備已經(jīng)相對成熟，可以支持直到2030年的減薄工藝需求。 超薄晶圓劃切可能導(dǎo)致芯片的卷曲和碎裂，傳統(tǒng)的機械劃切和激光劃切在劃切質(zhì)量和成本等方面都面臨著極大的挑戰(zhàn)。一種新興的等離子體劃切技術(shù)近年來逐漸受到關(guān)注：等離子體劃切技術(shù)與干法刻蝕技術(shù)相近，利用等離子體物理轟擊和化學(xué)反應(yīng)在硅片表面形成深而細的溝槽，從而達到分割芯片的目的。相對于傳統(tǒng)劃切技術(shù)，等離子體劃切具有三大優(yōu)點：一是芯片側(cè)壁無損傷，沒有應(yīng)力導(dǎo)致的芯片彎曲；二是可以實現(xiàn)多條線的批量劃切，減少工藝時間；三是劃切通道窄，減少材料損失。 （2）引線鍵合設(shè)備。目前，引線鍵合仍然是主流的芯片互聯(lián)方式，占全部封裝市場的77%左右，其中用于系統(tǒng)級封裝的引線鍵合市場增長迅速。當(dāng)前引線鍵合工藝及設(shè)備的發(fā)展趨勢主要包括四個方面：一是降低成本（主要通過引線材料的變革，由Au線逐漸變更為Ag、Cu線）；二是提高產(chǎn)能（近年來，除提升鍵合機定位平臺電機速度外，鍵合工藝的優(yōu)化在提升鍵合設(shè)備產(chǎn)能中發(fā)揮的作用越來越重要）；三是互聯(lián)密度更大（主要通過新的封裝結(jié)構(gòu)和工藝實現(xiàn)）；四是采用智能引線鍵合機（智能引線鍵合機將實現(xiàn)精確的工藝控制、缺陷檢測和可追溯性，從而縮短封裝產(chǎn)品的研發(fā)時間、提高良率和產(chǎn)能，是未來先進引線鍵合技術(shù)發(fā)展的主要驅(qū)動力之一）。 （3）倒裝鍵合設(shè)備。相對引線鍵合，倒裝鍵合是高密度封裝技術(shù)的主要發(fā)展方向，有助于實現(xiàn)堆疊芯片和三維封裝工藝，在2.5D/3D集成、晶圓級封裝、系統(tǒng)級封裝等封裝技術(shù)領(lǐng)域均有廣泛應(yīng)用。 目前倒裝芯片的互聯(lián)方式主要包括熱超聲（采用金球凸點，Gold stud）、回流焊（采用錫球凸點，Solder bump）和熱壓（采用銅柱凸點，Copper pillar）三種鍵合工藝。熱超聲倒裝鍵合設(shè)備基于成熟的引線鍵合技術(shù)，主要用于I/O密度較低的芯片中；回流焊工藝設(shè)備通過熱回流將蘸有助焊劑的芯片焊接在基板上，是相對主流的倒裝焊設(shè)備；熱壓工藝設(shè)備主要面向銅柱凸點和微銅柱凸點，凸點密度更高，代表著倒裝設(shè)備的發(fā)展方向，熱壓工藝設(shè)備最大的技術(shù)挑戰(zhàn)是設(shè)備的裝片精度（提高裝片精度會犧牲工藝速度，從而增大工藝成本）。 除以上三種主要倒裝鍵合技術(shù)外，正在開發(fā)的先進倒裝技術(shù)包括基于熱壓工藝設(shè)備的無凸點Cu-Cu直接鍵合技術(shù)。 （4）2.5D/3D集成。2.5D集成是傳統(tǒng)的2D封裝（兩個裸片在封裝體內(nèi)水平排布）的升級，指兩個或更多的裸片以倒裝鍵合的形式在基板上水平排布。3D集成指兩個或更多的裸片相互堆疊，并直接互聯(lián)。2.5D/3D集成技術(shù)相對傳統(tǒng)的2D封裝，可實現(xiàn)更高的性能、更低的能耗、更低的延遲、以及更小的芯片尺寸。 2.5D/3D集成都離不開TSV（硅通孔）、倒裝鍵合等封裝技術(shù)，TSV工藝是關(guān)鍵，相關(guān)設(shè)備發(fā)展是重點。TSV是通過芯片和芯片之間、晶圓和晶圓之間制造垂直通孔，在通孔中電鍍銅實現(xiàn)垂直方向上芯片的互聯(lián)，主要包括通孔刻蝕（使用深反應(yīng)離子束刻蝕或激光打孔設(shè)備）、絕緣層/介電層沉積（CVD設(shè)備）、阻擋層/種子層沉積（PVD設(shè)備）、通孔鍍Cu（ECD設(shè)備）、多余Cu去除（CMP設(shè)備）等工藝步驟，可見，TSV技術(shù)主要基于集成電路前道設(shè)備實現(xiàn)。 TSV工藝及設(shè)備技術(shù)在持續(xù)提升中，主要挑戰(zhàn)和發(fā)展方向包括：高密度、高深寬比刻蝕、絕緣層和金屬層的低溫工藝、高速通孔填充、持續(xù)降低成本等。 （5）晶圓級封裝（WLP）。晶圓級封裝是在晶圓上直接進行裸芯片封裝，再切割形成獨立的芯片。晶圓級封裝可減少封裝材料及工序，同時具有輕薄短小的特點，是封裝技術(shù)發(fā)展方向之一。晶圓級封裝作為一種新型封裝形式，其制備過程同樣需要基于鍵合、減薄、TSV等封裝技術(shù)和設(shè)備。 晶圓級封裝最主要的發(fā)展趨勢是由晶圓級向板級發(fā)展：為了追求更高的生產(chǎn)效率進而降低成本，晶圓級封裝從傳統(tǒng)的以200 mm/300 mm晶圓形式封裝向長方形板級封裝發(fā)展，長方形基板尺寸從300 mm×300 mm、457 mm×610 mm、510 mm×515 mm提升至600 mm×600 mm。從設(shè)備角度來說，主要的挑戰(zhàn)在于基板形狀的變化，很多基于圓形基板的設(shè)備（如旋轉(zhuǎn)涂膠設(shè)備）等，需要做適應(yīng)性改造。目前韓國三星電機（SEMCO）和納沛斯（Nepes）公司都在開展板級封裝設(shè)備的研發(fā)。