Allegro和 Sigrity 軟件最新發(fā)布了一系列的產(chǎn)品更新（SPB17.4 QIR4 release）。我們將通過實(shí)例講解、視頻演示讓您深入了解 Allegro PCB Editor、Allegro System Capture、Allegro Package Designer Plus（本期內(nèi)容）、Sigrity Aurora（本期內(nèi)容）、Sigrity SystemSI、Sigrity SystemPI等產(chǎn)品的新功能及用法，助力提升設(shè)計(jì)質(zhì)量和設(shè)計(jì)效率。

Cadence Sigrity Aurora 為 PCB 設(shè)計(jì)前、設(shè)計(jì)中和布局后提供傳統(tǒng)的信號(hào)和電源完整性 (SI/PI) 分析，結(jié)合 Cadence Allegro PCB 編輯和布線技術(shù)，Sigrity Aurora用戶在設(shè)計(jì)初期就可以使用 “What-if” 探索環(huán)境進(jìn)行分析，從而獲得更準(zhǔn)確的設(shè)計(jì)約束并減少設(shè)計(jì)迭代。

Sigrity Aurora 直接讀寫 Allegro PCB 數(shù)據(jù)庫，可快速準(zhǔn)確地整合設(shè)計(jì)和分析結(jié)果。它提供了一個(gè)基于 SPICE 仿真器和獲得專利的 Sigrity 嵌入式混合場求解器，用于二維和三維結(jié)構(gòu)提取。同時(shí)支持兼顧電源影響（Power-Aware）的 IBIS 模型，如需要還支持晶體管級(jí)別的模型。高速信號(hào)可以在布局階段中或布局階段后，對(duì)比備選方案進(jìn)行研究，以便對(duì)所有相關(guān)信號(hào)進(jìn)行全面分析。

在最新的 SPB 17.4 版本中，Cadence Sigrity Aurora 主要在以下幾個(gè)方面對(duì)互連建模的仿真功能進(jìn)行了更新：

支持對(duì)未布線網(wǎng)絡(luò)的拓?fù)涮崛〖敖＃?/strong>支持布線前按照預(yù)拉線曼哈頓長度拓?fù)涮崛?，并進(jìn)行信號(hào)互連搭建，進(jìn)行信號(hào)完整性仿真分析。

支持 Clarity 3D Solver 和 Sigrity PowerSI 引擎直接集成：在 Aurora 環(huán)境中，可以通過選擇需要提取的網(wǎng)絡(luò)調(diào)用 Clarity3D Solver 和 Sigrity PowerSI 引擎進(jìn)行 S參數(shù) 的仿真建模。

IR Drop 直流電壓降仿真支持自動(dòng)剪切功能：自動(dòng)剪切功能，可以加快仿真的速度，針對(duì)大型 PCB 的區(qū)域分析及部分電路仿真提升仿真的速度。

新增生成同軸電纜和雙絞線電纜的模型：生成同軸電纜和雙絞線建模，支持框架及及參數(shù)建模和自定義參數(shù)建模的辦法，通過修改編輯支持直接進(jìn)行信號(hào)互連拓?fù)浼靶盘?hào)互連仿真。

Sigrity Aurora

互連建模仿真亮點(diǎn)——

#1 對(duì)未布線網(wǎng)絡(luò)的拓?fù)涮崛〖敖?/strong>

Aurora_TopWbench_SPB17.4 更新之后，Aurora 可支持直接讀取 Allegro PCB 數(shù)據(jù)庫，支持對(duì)未布線網(wǎng)絡(luò)的拓?fù)涮崛〖敖?，支持布線階段前對(duì)信號(hào)互連拓?fù)浼靶盘?hào)互連鏈路進(jìn)行布線提取，并進(jìn)行信號(hào)互連仿真。

接下來我們使用一個(gè)實(shí)例文件來講解未布線網(wǎng)絡(luò)的拓?fù)涮崛〖敖５霓k法。

1?

實(shí)例講解 · 視頻版

建議在WIFI環(huán)境下觀看，并注意調(diào)整音量

2?

實(shí)例講解 · 圖文版

1

使用未布線網(wǎng)絡(luò)的拓?fù)涮崛〖敖９δ?，首先需要設(shè)置系統(tǒng)環(huán)境變量 IDA_RATS_ENABLE。

2

在 Analysis Workflows 流程中選擇 Topology Extraction Workflows 拓?fù)涮崛×?，進(jìn)入信號(hào)互連拓?fù)淞鞒獭?/p>

3

Component Model Setup 用來設(shè)置元件模型的參數(shù)配置， Set up Default Models 用來配置默認(rèn)的元件模型， Single Ended Pin Use 設(shè)置單端口網(wǎng)絡(luò)引腳設(shè)置， IN 輸入引腳模式設(shè)置，OUT 輸出模型設(shè)置， BI/Other 橋接其他模型設(shè)置。Differential Pin Use 設(shè)置差分端口網(wǎng)絡(luò)引腳設(shè)置，允許瀏覽 IBIS 文件修改輸入、輸出、橋接的 GPIO 引腳模型。

4

支持修改模型，點(diǎn)擊 Browse 瀏覽默認(rèn)的模型文件，點(diǎn)擊 Set Search Path 支持設(shè)置 IBIS 路徑，允許在修改后的 IBIS 路徑下查找新的 IBIS 文件進(jìn)行模型的配置。

5

Manage Libraries 用來配置模型庫，允許支持對(duì)本地項(xiàng)目庫的設(shè)置和編輯管理，也允許調(diào)用 AMM 外部系統(tǒng)庫。能導(dǎo)入 AMM 外部庫、導(dǎo)入庫的清單、打開和管理分析庫文件等。

6

Launch Analysis Model Manager 用來啟動(dòng)元件的模型管理器，在模型管理器窗口中，能夠?qū)?xiàng)目庫和外部的庫文件進(jìn)行查閱、編輯、刪除、修改等管理。并且可以分析模型庫中元件的參數(shù)，包括電容、電阻、電感、VRM、連接器、封裝、SPICE 模型等。

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Asign Models 用來給元件添加賦予模型，在Analysis Model Management 窗口中可以查看。允許對(duì)元件自動(dòng)生成賦予生成模型，也支持手動(dòng)進(jìn)行模型配置。允許從 AMM 文件元件的模型管理器選中模型，也允許調(diào)用 IBIS 模型文件進(jìn)行模型的設(shè)置和賦予設(shè)置。

8

選中需要添加模型的元件，然后選擇 Browse Model 按鈕在元件的模型管理器中選取模型文件和模型參數(shù)的設(shè)置。

9

Select Nets 選取需要進(jìn)行分析的網(wǎng)絡(luò)，在 Net Selection 中選擇需要分析的網(wǎng)絡(luò)，點(diǎn)擊右側(cè)圖標(biāo)按鈕可以選中需要分析的網(wǎng)絡(luò)，支持單網(wǎng)絡(luò)和差分網(wǎng)絡(luò)的提取分析。若分析網(wǎng)絡(luò)中存在直流電源網(wǎng)絡(luò)或者 GND 網(wǎng)絡(luò)可以點(diǎn)擊 Excluded DC Nets 按鈕進(jìn)行 DC 直流網(wǎng)絡(luò)的設(shè)置和分配。

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View 3D Geometry 用來預(yù)覽顯示選中分析網(wǎng)絡(luò)的互連通路，可以查看分析網(wǎng)絡(luò)的所在層及網(wǎng)絡(luò)通道的屬性顯示結(jié)果。

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Set up Analysis Options 用來設(shè)置網(wǎng)絡(luò)拓?fù)涮崛〉膮?shù)， Min Coupled Length 用來設(shè)置布線耦合，最小長度默認(rèn)的參數(shù)為 150mil。

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選擇 Interconnect Models 設(shè)置未布線的傳輸線模型，默認(rèn)采用 T-element 模型數(shù)據(jù)。Percent Manhattan 設(shè)置未布線拓?fù)漕A(yù)拉線的曼哈頓百分比，數(shù)據(jù)默認(rèn)為120%，Sigle-ended Z0 設(shè)置單線阻抗數(shù)據(jù)，Differential Z0，設(shè)置差分模式的阻抗數(shù)據(jù)，Effective Er 設(shè)置介電常數(shù)。

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點(diǎn)擊 Start Extraction 命令，即可按照設(shè)置好的參數(shù)來提取互連的信號(hào)拓?fù)浣Y(jié)構(gòu)。

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設(shè)置激勵(lì)波形的時(shí)間及波形的數(shù)據(jù)參數(shù)。

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設(shè)置信號(hào)發(fā)送的和接收的模型參數(shù)。

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執(zhí)行仿真以后，就可以看到基于當(dāng)前的未布線網(wǎng)絡(luò)拓?fù)涮崛〉降牟ㄐ螖?shù)據(jù)結(jié)果。