一顆芯片是如何造出來的，相信對行業(yè)稍有涉獵的同學，都能簡單作答：即先通過fabless進行設(shè)計，再交由Foundry進行制造，最后由封測廠交出。

但這種程度僅僅是一個外行的基本認知，如果要在入行IC進行職業(yè)方向選擇或是在面試中被問到時，則需要更加專業(yè)的回答。

一、確定項目需求

1. 確定芯片的具體指標

物理實現(xiàn)：

制作工藝（代工廠及工藝尺寸）；

裸片面積（DIE大小，DIE由功耗、成本、數(shù)字/模擬面積共同影響）；

封裝（封裝越大，散熱越好，成本越高）。

性能指標：速度（時鐘頻率）；功耗。

功能指標：功能描述；接口定義。

2. 系統(tǒng)級設(shè)計

用系統(tǒng)建模語言（高級語言 如matlab，c等）對各個模塊描述，為了對方案的可行性進行驗證

二、前端流程

1. RTL 寄存器傳輸級設(shè)計

利用硬件描述語言，如verilog對電路以寄存器之間的傳輸為基礎(chǔ)進行描述；

2. 功能驗證（動態(tài)驗證）

對設(shè)計的功能進行仿真驗證，需要激勵驅(qū)動，是動態(tài)仿真。仿真驗證工具Mentor公司的 Modelsim， Synopsys的VCS，還有Cadence的NC-Verilog均可以對RTL級的代碼進行設(shè)計驗證，該部分稱為前仿真，接下來邏輯部分綜合之后再一次進行的仿真可稱為后仿真。

3. 邏輯綜合（Design Compile）

需要指定特定的綜合庫，添加約束文件；邏輯綜合得到門級網(wǎng)表（Netlist）。

4. 形式驗證（靜態(tài)驗證）

功能上進行驗證，綜合后的網(wǎng)表進行驗證。常用的就是等價性檢查方法，以功能驗證后的HDL設(shè)計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。

這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。做等價性檢查用到Synopsys的Formality工具。

5. STA靜態(tài)時序分析

在時序上進行分析，用到Synopsys的PT（Prime Time）工具，一般用在后端設(shè)計中，由版圖生成網(wǎng)表進行STA更準確一些；

STA滿足時序約束，得到最終的Netlist。

6. DFT（design for test）可測性設(shè)計

為了在芯片生產(chǎn)之后，測試芯片的良率，看制作有無缺陷，一般是在電路中插入掃描連（scan chain）

DFT是在得到Netlist之后，布局布線（Place and Route）之前進行設(shè)計

三、后端流程

1. 布局布線（Place and Route）

布圖規(guī)劃floor plan

布圖規(guī)劃是整個后端流程中最重要的一步，但也是彈性最大的一步。因為沒有標準的最佳方案，但又有很多細節(jié)需要考量。

布局布線的目標：優(yōu)化芯片的面積，時序收斂，穩(wěn)定，方便走線。

工具：IC compiler，Encounter

布局（place）

布局即擺放標準單元，I/O pad，宏單元來實現(xiàn)個電路邏輯。

布局目標：利用率越高越好，總線長越短越好，時序越快越好。

但利用率越高，布線就越困難；總線長越長，時序就越慢。因此要做到以上三個參數(shù)的最佳平衡。

布線route

布線是指在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束條件下，根據(jù)電路的連接關(guān)系，將各單元和I/O pad用互連線連接起來。

2.時鐘樹綜合——CTS

Clock Tree Synthesis，時鐘樹綜合，簡單點說就是時鐘的布線。

由于時鐘信號在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布線的原因。

3. 寄生參數(shù)提取（Extrat RC）

由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會產(chǎn)生信號噪聲，串擾和反射。這些效應(yīng)會產(chǎn)生信號完整性問題，導(dǎo)致信號電壓波動和變化，如果嚴重就會導(dǎo)致信號失真錯誤。提取寄生參數(shù)進行再次的分析驗證，分析信號完整性問題是非常重要的。

4.STA

前面邏輯綜合后STA的話，用的是一個理想的時序模型（Timing Model）去做的，這個實際上并沒有實際的時序信息，實際cell擺在哪里，兩個cell之間的走線延時等信息都是沒有的，因為這個時候還沒有布局布線，兩個的位置都是不確定的，自然沒有這些信息。

當位置確定之后，才會真正的去提取這些延時信息（Extrat RC），然后再做布局布線之后的STA，此時的STA相較于綜合時的STA，拿到的延時信息就是更真實的！包括時鐘，也是插了時鐘樹之后真正的時鐘走線，時鐘路徑的延時也是更真實的。如果布局布線之后還有不滿足時序的地方，也會退回去前面

5. 版圖物理驗證

這一環(huán)節(jié)是對完成布線的物理版圖進行功能和時序上的驗證，大概包含以下方面：

LVS（Layout Vs Schematic）驗證：簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證；

DRC（Design Rule Checking）：設(shè)計規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求；

ERC（Electrical Rule Checking）：電氣規(guī)則檢查，檢查短路和開路等電氣規(guī)則違例；

實際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進步產(chǎn)生的DFM（可制造性設(shè)計）問題等。

6. 生成GDSII文件，Tap_off 流片

物理版圖以GDSII的文件格式交給芯片代工廠（稱為Foundry）在晶圓硅片上做出實際的電路。