DFT PLL向量，ATE怎么用？

自動測試設(shè)備 (ATE)對PLL（鎖相環(huán)）進(jìn)行測試時，我們首先要明白PLL在系統(tǒng)級芯片（SoC）中的重要性。它是SoC中關(guān)鍵的時鐘或信號同步部件，其性能直接影響到芯片邏輯的正確運(yùn)行。

在測試PLL IP時，通常會有多個測試項(xiàng)目，如頻率測試、相位噪聲、鎖定時間、穩(wěn)定性、誤差和漂移等。

但在SoC的ATE測試中，CP階段通常只進(jìn)行PLL頻率和鎖定測試。

那么DFT如何產(chǎn)生PLL 測試pattern，以及ATE如何根據(jù)這些pattern進(jìn)行PLL測試？

DFT（Design For Test）是用于生成測試pattern以檢測芯片功能和性能的技術(shù)。在生成PLL（Phase-Locked Loop）測試pattern的過程中，DFT通過使用特定的算法和測試向量來生成測試pattern。這些測試pattern旨在模擬PLL在不同條件下的行為，以確保芯片的PLL功能正常。

ATE（Automated Test Equipment）是一種用于自動測試芯片性能和功能的設(shè)備。在測試PLL時，ATE會使用由DFT生成的測試pattern來模擬芯片的輸入，并監(jiān)控芯片的輸出以檢查其功能是否正常。

這里的pattern指的是用于測試PLL的特定數(shù)據(jù)序列。這些數(shù)據(jù)序列在測試過程中被發(fā)送到芯片的輸入管腳，并在芯片的輸出管腳比較相應(yīng)的輸出數(shù)據(jù)序列。通過比較預(yù)期輸出和模擬輸出，ATE可以判斷PLL是否正常工作。

總之，DFT通過生成測試pattern來模擬PLL的行為，ATE使用這些測試pattern來測試芯片的功能，并比較預(yù)期輸出和模擬輸出以判斷芯片是否正常工作。

PART01 : DFT 產(chǎn)生 PLL 向量

DFTer 每條PLL向量配置要求：（參考下圖）

a) JTAG配置多個PLL為對應(yīng)的待測頻點(diǎn).
b) 配置Div系數(shù)為最大，盡可能降低輸出時鐘的頻率。
c) LOCK信號在TDO串行移出觀測或者復(fù)用到IO上。
d) 切換IO復(fù)用后，PLL div 信號將會輸出到對應(yīng)GPIO上。

PLL輸出頻率的要求：10M~50M之間。 WHY？

1.上限受限于GPIO，在高于50M時，GPIO的輸出特性隨頻率升高而減弱，最好低于50M。（機(jī)臺PS1600最高1.6G采樣頻率，不需要考慮奈奎斯特頻率的限制。）
2.下限需要考慮到不同測試方法的測試時間的影響，比如給一個32K的鐘，機(jī)臺需要構(gòu)造更長的采樣向量。

PART02 : ATE如何測試PLL

兩種方法： 時域和頻域測試，如下：

• 方法1. ATE time measurement unit ( TMU）測試。(時域，需要額外的TMU license，因此常不采用。)

實(shí)施步驟：ATE 構(gòu)造TMU TASK。TMU可以非常高精度地根據(jù)task設(shè)置trigger到上升沿的時刻，因此可以通過兩個上升沿的差值計算出頻率，支持多次采樣，如下圖所示：

• 方法2. 構(gòu)造采樣向量，離散傅里葉公式計算頻譜，頻譜的最大和第2大頻率轉(zhuǎn)換即為待測信號頻率。(頻域)
• a). 預(yù)先構(gòu)造一條全L的向量，假設(shè)叫做PLL_sample.
• b). 運(yùn)行DFT PLL向量的測試項(xiàng).運(yùn)行后, 不復(fù)位的情況下DUT此時穩(wěn)定輸出時鐘信號。
• c). 運(yùn)行預(yù)先構(gòu)造好的向量PLL_sample，收集fail cycle，也就是ATE的error map。獲得一串0/1組成的一維序列，如下圖(點(diǎn)擊可放大)：

• d). 對獲得一維序列進(jìn)行漢明窗口卷積后，使用快速離散傅立葉變換獲得頻譜。通過頻譜可以相當(dāng)高精度的獲得輸出的頻率，通過spec進(jìn)行分bin。

實(shí)際步驟：首先應(yīng)用DSP_FFT與漢明窗口。然后搜索頻譜第一大主頻kmax 和第二大頻,(kmax-1 或者 kmax+1)。如圖所示，第1大和第2大頻率成為關(guān)鍵參數(shù)。

核心為兩個公式：