時(shí)序邏輯電路

一：觸發(fā)器

1：D觸發(fā)器：時(shí)序邏輯電路最小單元。

（1）：D觸發(fā)器工作原理

忽略清零端情況下：當(dāng)使能條件（往往為時(shí)鐘的觸發(fā)沿：上升沿/下降沿）滿足時(shí)，將輸入D端的數(shù)據(jù)給到輸出Q，當(dāng)使能條件不滿足時(shí)，輸入數(shù)據(jù)D會(huì)暫存在觸發(fā)器當(dāng)中，直到觸發(fā)條件滿足才給到輸出Q。

（2）：D觸發(fā)器工作時(shí)序

時(shí)鐘clk：周期性變化信號(hào)。

時(shí)鐘極性（CPOL）：時(shí)鐘初始值是0，時(shí)鐘極性為0；時(shí)鐘初始值是1，時(shí)鐘極性為1。

時(shí)鐘相位（CPHA）：出現(xiàn)第一個(gè)沿，時(shí)鐘相位為0；出現(xiàn)第二個(gè)沿，時(shí)鐘相位為1。

時(shí)序邏輯電路=組合邏輯電路+D觸發(fā)器

二：時(shí)序邏輯電路

1：時(shí)序邏輯電路概念：

2：時(shí)序邏輯電路建模采用行為建模

以“always”為關(guān)鍵字出現(xiàn)，不僅可以描述組合邏輯電路；也可以描述時(shí)序邏輯電路。

（1）：如果描述的是組合邏輯電路，表示形式為always @ (電平信號(hào))，一般可以寫成：always @ (A0,A1,A2)/always @ (*)----組合邏輯電路

所有的組合邏輯電路賦值方式全部為阻塞賦值（“=”）；

所有在always塊中位于賦值號(hào)左側(cè)信號(hào)必須定義為寄存器型（“reg”）。

（2）：如果描述的是時(shí)序邏輯電路，表示形式為always @ (posedge clk)/always @ (negedge clk)。

always @ (posedge clk, negedge rst_n)----異步復(fù)位

always @ (posedge clk)----同步復(fù)位

所有的時(shí)序邏輯電路賦值方式全部為非阻塞賦值（“<=”）；

所有在always塊中位于賦值號(hào)左側(cè)信號(hào)必須定義為寄存器型（“reg”）。

三：時(shí)序邏輯電路實(shí)例

精彩推薦 至芯科技FPGA就業(yè)培訓(xùn)班——助你步入成功之路、10月29號(hào)西安中心開課、歡迎咨詢！ 基于Xilinx FPGA的PCIE接口實(shí)現(xiàn) 零基礎(chǔ)學(xué)FPGA（十七）Testbenth 很重要，前仿真全過程筆記（上篇）掃碼加微信邀請(qǐng)您加入FPGA學(xué)習(xí)交流群

歡迎加入至芯科技FPGA微信學(xué)習(xí)交流群，這里有一群優(yōu)秀的FPGA工程師、學(xué)生、老師、這里FPGA技術(shù)交流學(xué)習(xí)氛圍濃厚、相互分享、相互幫助、叫上小伙伴一起加入吧！

點(diǎn)個(gè)在看你最好看