一、LVDS概述

1） LVDS: 英文全稱Low-Voltage Differential Signaling，中文全稱：低電壓差分信號，其基本特點(diǎn)即：“低電壓”、“差分”，引申特點(diǎn)“高速”、“低功耗”、“抗干擾”、“低輻射”。

2） LVDS可認(rèn)為僅定義“物理層”標(biāo)準(zhǔn)，其僅定義了相關(guān)的電氣特性，因此也可被其他協(xié)議標(biāo)準(zhǔn)借用為其物理層接口。

3） LVDS相關(guān)規(guī)范標(biāo)準(zhǔn)：TIA/EIA-644 規(guī)范、IEEE1596.3規(guī)范。

4） 使用場景：點(diǎn)對點(diǎn)，高速數(shù)據(jù)傳輸，比如ADC接口、視頻接口等，也可用于板內(nèi)、背板、電纜等數(shù)據(jù)傳輸。

二、拓?fù)浣Y(jié)構(gòu)

如上圖，一個(gè)LVDS傳輸鏈路， 包含四種組件，LVDS驅(qū)動器、LVDS接收器、LVDS差分傳輸介質(zhì)、終端匹配電阻 ，其中：

LVDS驅(qū)動器實(shí)現(xiàn)單端轉(zhuǎn)差分LVDS信號；

LVDS接收器實(shí)現(xiàn)差分LVDS轉(zhuǎn)單端信號；

LVDS差分傳輸線由兩根（一對）差分信號線組成，可以是PCB走線、也可以是線纜；

終端匹配電阻：一般為100歐，一方面以便在接收器正負(fù)兩端形成0.35V的壓差，一方面作為端接電阻防止信號反射。

為了提升傳輸?shù)膸?，可以選擇多組LVDS傳輸鏈路進(jìn)行傳輸，類似于PCIe的X2，X4這種。

其拓?fù)浣Y(jié)構(gòu)為點(diǎn)對點(diǎn)傳輸，對于多點(diǎn)傳輸?shù)腗LVDS這里先不考慮。

三、工作原理

如上圖可知，LVDS驅(qū)動端有個(gè)3.5mA的恒流源驅(qū)動，同時(shí)由4個(gè)MOS管形成了全橋開關(guān)電路，通過4個(gè)MOS管的開關(guān)，控制3.5mA恒流源輸出的電流方向；而接收器端在同相和反相之間并聯(lián)了一個(gè)100Ω端接電阻，通過端接電阻可產(chǎn)生3.5mA*100Ω=0.35V的電壓壓降，該壓降經(jīng)過接收端電平判斷可形成高低電平。

依據(jù)上圖的電路結(jié)構(gòu)，可知LVDS是一個(gè)電流驅(qū)動型接口，需要依賴外部電阻產(chǎn)生電壓， 如果單獨(dú)測量驅(qū)動端（端口懸空）是無法測量到電壓信號的 ，這與我們常規(guī)的CMOS電壓驅(qū)動型信號還是有所區(qū)別的。

具體高電平產(chǎn)生示意如下圖藍(lán)色箭頭所示，當(dāng)Q1和Q3導(dǎo)通，Q2和Q4截止，恒流源3.5mA電流分別經(jīng)過Q1、100歐端接電阻、Q3，最后經(jīng)過偏置電阻到GND，接收端輸入阻抗較大，則3.5mA基本全部經(jīng)過100歐電阻，形成了350mV的正向電壓差，即認(rèn)為輸出為“H”。

具體低電平產(chǎn)生示意如下圖橙色箭頭所示，當(dāng)Q2和Q4導(dǎo)通，Q1和Q3截止，恒流源3.5mA電流分別經(jīng)過Q4、100歐端接電阻、Q2，最后經(jīng)過偏置電阻到GND，一般接收端輸入阻抗較大，則3.5mA基本全部經(jīng)過100歐電阻，形成了350mV的負(fù)向電壓差，即認(rèn)為輸出為“L”。

四、電氣特性

1）輸出特性（對發(fā)送端來說）

如上圖所示，對LVDS而言，正端輸出信號VOUT+:邏輯1為高電平，邏輯0為低電平，負(fù)端輸出信號VOUT-:邏輯1為低電平，邏輯0為高電平。

這里面有兩個(gè)概念，一個(gè)是差分電壓，一個(gè)是共模電壓，其中：

差分電壓=“VOUT+”與“VOUT-”之間的電壓差，可為正，也可為負(fù)，通常以|VOD|表示；VOD按照上文的原理分析，一般電壓差為350mV,但是在實(shí)際過程中有個(gè)范圍（如下圖），一般在250mV~450mV之間。

共模電壓=“VOUT+”與“VOUT-”的中心電壓，通常以VOC表示，共模電壓在實(shí)際不同的芯片中也有不同，通常情況下對于2.5V/3.3V/5V供電的設(shè)備，其VOC一般為1.2V，但是對于1.8V供電的設(shè)備，其VOC一般可能為0.9V。

2）輸入特性（對接收端來說）

對于接收端來說，也有同樣的共模電壓VIC和差分電壓VID概念，接收端針對這兩個(gè)特性分別有要求，其中：

差分電壓會有個(gè)判決門限（如下圖所示），正VID >= +100 mV對應(yīng)于邏輯1，負(fù)VID <=?100 mV則對應(yīng)于邏輯0。

需要特別說明的是，如果差分電壓在兩個(gè)閾值之間，則LVDS接收器輸出為未定義態(tài)，可能為高電平或低電平。比如說LVDS接收器件輸入端短路或者開路時(shí)，就會發(fā)生這種情況，現(xiàn)在新一代的LVDS接收器通常會避免這樣的情況，被稱為fail-safe， 具體參照前面的這篇文章。

需要重點(diǎn)說的是,由前面的介紹可以知道，LVDS信號為電流驅(qū)動型，通常采用直流耦合的方式進(jìn)行， 因此LVDS的發(fā)送端和接收端是需要進(jìn)行共地處理的，這塊尤其注意，只不過對于共地的要求不是特別高，允許兩端有一定的地電勢差（如下圖所示） ，通常允許兩端的地電勢差在±1V之間。（當(dāng)然現(xiàn)在也有一些自帶隔離型的LVDS器件）

3）傳輸線

LVDS傳輸線可以為導(dǎo)線，也可以為PCB走線，其走線長度從幾十厘米到10米這樣的范圍，其傳輸速率能夠達(dá)到3.125Gbps這樣的速率，當(dāng)然傳輸速率與傳輸距離是成反比的，當(dāng)100Mbps的時(shí)可以達(dá)到10米，當(dāng)3.125Gbps時(shí)只能小幾十厘米，準(zhǔn)確的距離還受傳輸介質(zhì)、阻抗匹配等影響，需要通過仿真去評估。

五、應(yīng)用說明

1） 應(yīng)用場景：點(diǎn)對點(diǎn)傳輸、低功耗，LVDS速率最高可＞3.125Gbps，傳輸距離最長可達(dá)到10m左右，但需要關(guān)注速率、傳輸介質(zhì)與傳輸距離的關(guān)系等；

2） 原理圖設(shè)計(jì)時(shí)，需要關(guān)注接收端并聯(lián)端接100歐電阻，同時(shí)關(guān)注LVDS兩端的共地情況，有些時(shí)候端接電阻會內(nèi)置在接受端內(nèi)部；

3） PCB設(shè)計(jì)時(shí)，主要關(guān)注差分信號的等長、阻抗匹配，以及端接電阻緊貼著LVDS接收端器件放置（離發(fā)送端器件最遠(yuǎn)處）。