DFX設(shè)計中有4類Bitstream文件，包括：

Full configuration bitstreams

Partialbitstreams

Blanking bitstreams

Clearingbitstreams

Full configuration bitstreams

Fullconfiguration bitstreams對應(yīng)的是靜態(tài)區(qū)加動態(tài)區(qū)的完整設(shè)計，因此，該文件與傳統(tǒng)的非DFX工程生成的bitstream從文件格式到文件結(jié)構(gòu)均是一致的。同時使用方法也是一致的。另外，一些特征如對bitstream文件進(jìn)行加密和壓縮也是支持的。另一方面，這里的RP可以是黑盒子，即RP沒有任何功能，這樣可以最大程度縮減bitstream大小，如果再結(jié)合bitstream的壓縮特性，那么就可以進(jìn)一步提升FPGA初始配置時間。Fullconfiguration bitstreams的加載過程如下圖所示。加載完成且驗證通過，DONE信號就會抬高，F(xiàn)PGA就進(jìn)入用戶模式，圖中綠色標(biāo)記。

Partial bitstreams

當(dāng)Full configuration bitstreams加載完成之后，就可以根據(jù)需要加載Partialbitstreams已切換動態(tài)區(qū)的功能，這正是DFX的本質(zhì)。Partialbitstream有著和Full configuration bitstreams相同的文件結(jié)構(gòu)，不同之處在于Partial bitstream僅針對FPGA指定區(qū)域也就是動態(tài)區(qū)。此外，針對DFX，Partial bitstreams還具有幀CRC檢測和自動初始化（加載Partial bitstream后動態(tài)區(qū)可以進(jìn)入已知狀態(tài)）功能，同樣也支持加密和壓縮功能。Partial bitstream文件的大小和動態(tài)區(qū)的大小是成正比的，例如：RP大小是整個FPGA大小的20%，那么基本上Partial bitstream的大小也是Full configuration bitstream大小的20%。Partial bitstream是獨立的，包含了地址、頭、尾等具體信息，需要采用從模式加載如JTAG，Slave Serial或者Slave SelectMap，ICAP，PCAP（針對Zynq7000 SoC）和MCAP（針對UltraScale和UltraScale+）。Partial bitstream可通過命令write_bitstream自動生成，也就是在生成Fullconfiguration bitstream的時候會自動生成Partial bitstream文件，而無需額外操作。Partial bitstream的文件名也是有特定的規(guī)律的，假如

Fullconfiguration bitstream文件為

top_first.bit，

RP對應(yīng)的Pblock名字為pblock_red，

那么Partial bitstream文件名就為

top_first_pblock_red_partial.bit。

當(dāng)FPGA進(jìn)入用戶模式時就可以加載Partial bitstream文件，如下圖所示。對于UltraScale，在加載Partialbitstream之前先要加載Clearing bitstream，這時DONE信號為低，加載完Clearing bitstream之后，DONE信號依然保持低電平，之后加載Partial bitstream，完成之后DONE信號才會抬高。

Blankingbitstream

Blankingbitstream是一種特定的partial bitstream，它是在初始Configuration（靜態(tài)區(qū)+完整動態(tài)區(qū)）的基礎(chǔ)上，將靜態(tài)區(qū)替換為黑盒子，同時將相應(yīng)I/O插入LUT，這被稱為會盒子（Greybox，注意和Blackbox是不同的）如下圖所示。盡管這時動態(tài)區(qū)的邏輯功能已經(jīng)被移除，但需要注意如果靜態(tài)區(qū)要從動態(tài)區(qū)穿過也就是靜態(tài)區(qū)使用了動態(tài)區(qū)的一些布線資源，那么這些布線資源仍然會被保留。

在Vivado圖形界面方式下，可以很容易將動態(tài)區(qū)配置為Greybox，如下圖所示。如果采用Tcl腳本則需要注意使用兩次update_design命令，前者將動態(tài)區(qū)替換為Blackbox，后者對動態(tài)區(qū)相應(yīng)I/O插入LUT。

當(dāng)對輸出端口插入LUT時，默認(rèn)情況下LUT輸出為低電平，但可通過如下Tcl腳本修改其輸出值，這里用到了屬性HD.PARTPIN_TIEOFF。

Clearing bitstreams

Clearingbitstreams只是針對UltraScale芯片（不包括UltraScale+芯片），這是器件結(jié)構(gòu)本身需求所決定的。Clearing bitstreams本身并不是Partialbitstreams，它只包含了動態(tài)區(qū)小于10%的Frame，因此其大小也就小于對應(yīng)動態(tài)Partial bitstreams的10%。它需要和相應(yīng)的Partial bitstream一起使用。例如設(shè)計中有一個RP，該RP下有兩個RM，分別為RM1和RM2，那么就會生成兩個Clearing bitstream文件：

rm1_rp1_partial_clear.bit

rm2_rp1_partial_clear.bit

也會生成兩個Partial bitstream文件：

rm1_rp1_partial.bit

rm2_rp1_partial.bit

當(dāng)由RM1切換到RM2時，先加載rm1_rp1_partial_clear.bit，緊隨其后加載rm2_rp1_partial.bit。反之，由RM2切換到RM1時，需要先加載rm2_rp1_partial_clear.bit，再加載rm1_rp1_partial.bit。工具會自動生成Clearingbitstream文件，它和Partial bitstream文件的名字不同之處是在結(jié)尾多了“_clear”。

Copyright@FPGA技術(shù)驛站 轉(zhuǎn)載事宜請私信|獲得授權(quán)后方可轉(zhuǎn)載

審核編輯：湯梓紅