英特爾在2023年國際電子設(shè)備制造大會上宣布，他們已經(jīng)成功完成了一項名為PowerVia的背面供電技術(shù)的開發(fā)。這個技術(shù)是基于英特爾的最新晶體管研究成果，它實現(xiàn)了互補金屬氧化物半導(dǎo)體場效應(yīng)晶體管（CFET）的60納米柵極間距垂直堆疊。通過堆疊晶體管，該技術(shù)提高了面積效率和性能，同時還結(jié)合了背面供電和直接背面接觸這兩種技術(shù)。

英特爾解釋說，過去幾年芯片制造都是層層疊加的，從最小的元件-晶體管開始制造，之后需要創(chuàng)建更小的線路層，用于連接晶體管和金屬層。這些線路被稱為信號互連線，其中還包括用于給晶體管供電的電源線等。但是隨著晶體管逐漸變小、密度日益提高，互連線和電源線共享的線路層變得越來越混亂。面對這個問題，英特爾開始尋找將電源線遷移到芯片背面的背面供電技術(shù)。

英特爾的背面供電解決方案PowerVia已經(jīng)產(chǎn)生了具有競爭力的測試結(jié)果。這項技術(shù)解決了傳統(tǒng)"披薩式"制造方法帶來的問題，尤其是電源線和互連線的分離以及線徑的擴大，從而改進了供電和信號的傳輸。

對于英特爾的晶體管堆疊和背面供電的技術(shù)，研究表明，它將在微縮晶體管的密度上發(fā)揮重要作用。英特爾強調(diào)，這將超越其"四年五個制程節(jié)點計劃"，以背面供電技術(shù)繼續(xù)微縮晶體管。

目前，英特爾的這項技術(shù)在競爭對手中具有一定的優(yōu)勢。比如臺積電將在2025年量產(chǎn)的第一代2納米制程時引入全環(huán)繞柵極（GAA）架構(gòu)，然后在2026年的第二代2納米制程中引入背面供電技術(shù)。與此同時，盡管韓國三星在2022年量產(chǎn)的3納米制程技術(shù)上已經(jīng)引入了GAA架構(gòu)，但是他們預(yù)計要到2025年量產(chǎn)的2納米制程才會引入背面供電技術(shù)。從這個角度來看，英特爾確實領(lǐng)先了一步。