12月19日，“2023集成電路產(chǎn)業(yè)EDA/IP交流會(huì)”在上海張江盛大召開(kāi)。本次會(huì)議為推進(jìn)集成電路EDA/IP產(chǎn)業(yè)創(chuàng)新融合發(fā)展，由上海市集成電路行業(yè)協(xié)會(huì)和上海張江高科技園區(qū)開(kāi)發(fā)股份有限公司聯(lián)合主辦，進(jìn)一步推動(dòng)集成電路龍頭企業(yè)發(fā)展、厚植產(chǎn)業(yè)優(yōu)勢(shì)，促進(jìn)產(chǎn)業(yè)鏈上下游合作交流，提升產(chǎn)業(yè)核心競(jìng)爭(zhēng)力，強(qiáng)化創(chuàng)新、聚焦重點(diǎn)。

在這一高端交流會(huì)上，全球首家推出3DIC Chiplet EDA全流程的國(guó)內(nèi)EDA企業(yè)芯和半導(dǎo)體的聯(lián)合創(chuàng)始人，代文亮博士受邀出席并發(fā)表題為《EDA使能3DIC Chiplet先進(jìn)封裝設(shè)計(jì)》的重磅演講，從Chiplet的發(fā)展和現(xiàn)狀、挑戰(zhàn)和機(jī)遇等方面做了深入淺出的分析，并分享了芯和Chiplet EDA平臺(tái)及眾多案例。

01大算力需求持續(xù)驅(qū)動(dòng)Chiplet發(fā)展

在這個(gè)萬(wàn)物互聯(lián)的時(shí)代，每天都在產(chǎn)生巨量的數(shù)據(jù)，據(jù)IDC預(yù)測(cè)，2025年全球新增數(shù)據(jù)量可達(dá)175ZB，未來(lái)3年全球新增的數(shù)據(jù)量將超過(guò)過(guò)去30年的總和。如此多數(shù)據(jù)的收集、傳輸、計(jì)算和存儲(chǔ)驅(qū)動(dòng)了半導(dǎo)體芯片產(chǎn)業(yè)的發(fā)展。同時(shí)隨著AIGC的興起，海量數(shù)據(jù)打造出的AI大模型對(duì)算力提出了史無(wú)前例的要求，基于transformer的模型算力每?jī)赡陮⒃鲩L(zhǎng)750倍。過(guò)去20年，算力已提升了6萬(wàn)倍，然而，存儲(chǔ)和互連發(fā)展滯后卻相對(duì)落后，僅分別提升100倍和30倍。

傳統(tǒng)算力架構(gòu)存在“存儲(chǔ)墻”，數(shù)據(jù)讀寫(xiě)導(dǎo)致額外功耗，需探索新型架構(gòu)，存內(nèi)計(jì)算及近存計(jì)算架構(gòu)是當(dāng)前考慮提升能效比的最有效途徑，而3DIC Chiplet 、HBM與異構(gòu)集成等多領(lǐng)域技術(shù)融合，能有效緩解“存儲(chǔ)墻” ，協(xié)同提升高能效算力。Chiplet相比傳統(tǒng)SoC優(yōu)勢(shì)明顯：

Chiplet具有更小的芯粒尺寸，帶來(lái)更高的良率，并突破光罩尺寸的限制，降低制造成本

Chiplet具有更多的工藝節(jié)點(diǎn)選擇，可以將最佳節(jié)點(diǎn)實(shí)現(xiàn)的芯粒進(jìn)行混合集成

Chiplet可以實(shí)現(xiàn)硅IP復(fù)用，提高研發(fā)效率，攤薄NRE成本，縮短上市周期

這些核心優(yōu)勢(shì)導(dǎo)致Chiplet已成功落地于高性能計(jì)算應(yīng)用，從桌面CPU、AI加速數(shù)據(jù)中心GPU、FPGA、游戲GPU，到Arm和RISC-V，甚至Switch和CPO都已經(jīng)有了眾多成功案例。

02Chiplet實(shí)現(xiàn)面臨的挑戰(zhàn)

從單芯片SoC跨越到Multi-die系統(tǒng)，首先會(huì)面臨的是系統(tǒng)集成的挑戰(zhàn)。異構(gòu)系統(tǒng)集成、系統(tǒng)設(shè)計(jì)規(guī)劃、Die-to-die連接、軟件開(kāi)發(fā)和建模、功耗和熱管理、系統(tǒng)驗(yàn)證能力/性能、系統(tǒng)簽核分析、分層測(cè)試和修復(fù)、可靠性和安全、系統(tǒng)良率、內(nèi)存利用率和一致性，這些都是需要被重點(diǎn)考量的因素。面對(duì)傳統(tǒng)的工具和設(shè)計(jì)流程，Chiplet需要一個(gè)新的集成流程和EDA平臺(tái)，滿足在架構(gòu)、物理實(shí)現(xiàn)、分析到驗(yàn)證層面的各項(xiàng)新進(jìn)需求。

03芯和Chiplet EDA多物理場(chǎng)仿真平臺(tái)

芯和半導(dǎo)體歷經(jīng)13年發(fā)展，長(zhǎng)期聚焦芯片-封裝-板級(jí)系統(tǒng)設(shè)計(jì)仿真工具的打造，厚積薄發(fā)，提前布局，通過(guò)自主知識(shí)產(chǎn)權(quán)構(gòu)建了強(qiáng)大的3DIC Chiplet 多物理場(chǎng)仿真分析平臺(tái)。

該平臺(tái)擁有跨尺度多物理仿真引擎、AI驅(qū)動(dòng)的網(wǎng)格剖分技術(shù)和云計(jì)算加載的分布式并行計(jì)算能力。其大容量電磁仿真求解器能支持Chiplet、中階層和封裝的聯(lián)合仿真，仿真速度十倍領(lǐng)先于同類工具，且內(nèi)存損耗僅為同類的二十分之一，內(nèi)置HBM與Chiplet UCIe互聯(lián)協(xié)議標(biāo)準(zhǔn)，為解決Chiplet設(shè)計(jì)的信號(hào)完整性、電源完整性、電磁干擾、熱和應(yīng)力可靠性等一系列問(wèn)題提供了極高的分析效率，已獲得多家國(guó)際算力芯片頭部企業(yè)認(rèn)可選用，也為國(guó)內(nèi)Chiplet產(chǎn)業(yè)發(fā)展提供了基礎(chǔ)。

代文亮博士表示，芯和半導(dǎo)體的Chiplet EDA設(shè)計(jì)平臺(tái)，在過(guò)去幾年已被多家全球領(lǐng)先的芯片設(shè)計(jì)公司采用來(lái)設(shè)計(jì)他們下一代面向數(shù)據(jù)中心、汽車和AR/VR市場(chǎng)的高性能計(jì)算芯片。我們期待與產(chǎn)業(yè)鏈上下游及合作伙伴緊密合作，解決Chiplet和高速高頻系統(tǒng)帶來(lái)的挑戰(zhàn)，攜手建設(shè)Chiplet生態(tài)，共同推動(dòng)國(guó)內(nèi)的Chiplet產(chǎn)業(yè)做強(qiáng)做大。

審核編輯：湯梓紅