文章來源：半導(dǎo)體與物理

原文作者：jjfly686

本文介紹了在芯片銅互連工藝中需要阻擋層的原因以及關(guān)鍵工藝流程。

為什么需要阻擋層？

在芯片的銅互連工藝中，銅原子極易向周圍的絕緣介質(zhì)（如SiO?或Low-K材料）擴(kuò)散，導(dǎo)致電路短路或漏電失效。為了阻止這種擴(kuò)散，必須在銅與介質(zhì)之間沉積一層納米級阻擋層。氮化鉭（TaN）因其高致密性、抗擴(kuò)散能力和導(dǎo)電性，成為主流選擇。然而，隨著制程進(jìn)入28 nm以下節(jié)點(diǎn)，阻擋層的均勻性和覆蓋性面臨巨大挑戰(zhàn)。

物理氣相沉積（PVD）技術(shù)：

在22 nm和14 nm節(jié)點(diǎn)，PVD仍是阻擋層沉積的核心技術(shù)，其優(yōu)勢與創(chuàng)新如下：

離子化金屬等離子體PVD

通過高能離子轟擊鉭靶材，濺射出鉭原子并與氮?dú)夥磻?yīng)生成TaN薄膜。再濺射（Re-sputter）工藝。在沉積TaN后，用氬離子轟擊薄膜表面，將底部的TaN重新分布到側(cè)壁，顯著提升深寬比>5:1的通孔覆蓋率（如32 nm節(jié)點(diǎn)側(cè)壁覆蓋提升40%）。

工藝優(yōu)勢

TaN薄膜（2-5 nm）的沉積速率可達(dá)10 nm/min，適合量產(chǎn)；無需碳基前驅(qū)體，避免ALD工藝中的碳?xì)埩魡栴}；設(shè)備成熟，單次工藝成本比ALD低30%以上。

局限性

深孔底部覆蓋率不足，需結(jié)合濺射清洗（Sputter Clean）去除殘留污染物；10 nm以下線寬中，PVD的臺階覆蓋率（<50%）難以滿足需求。

原子層沉積（ALD）

ALD雖在理論上具備原子級精度，但在實(shí)際應(yīng)用中仍面臨多重挑戰(zhàn)：

ALD TaN的工藝瓶頸

前驅(qū)體污染：使用有機(jī)鉭源（如Ta(NMe?)?）和氨氣（NH?）反應(yīng)時(shí)，碳?xì)埩魰?dǎo)致薄膜電阻率升高（比PVD TaN高3倍）；空間位阻效應(yīng)：在深寬比>10:1的結(jié)構(gòu)中，前驅(qū)體分子無法有效擴(kuò)散至底部，導(dǎo)致薄膜不連續(xù)；沉積速率低：ALD單循環(huán)僅生長0.1 nm，沉積5 nm薄膜需50次循環(huán)，耗時(shí)是PVD的10倍。

潛在優(yōu)勢與未來應(yīng)用

ALD可在3D FinFET側(cè)壁實(shí)現(xiàn)±0.2 nm的厚度控制；

隨著線寬縮至5 nm，ALD可能成為唯一滿足覆蓋性要求的技術(shù)。

關(guān)鍵工藝流程解析（以28 nm雙大馬士革結(jié)構(gòu)為例）

目的：去除通孔內(nèi)的銅氧化物和刻蝕殘留。

方法：硝酸/氫氟酸（HNO?/HF）混合溶液腐蝕，隨后200℃烘烤去除水分。

參數(shù)：軟性氬離子轟擊（能量<50 eV），清除底部殘留污染物，提升TaN附著力。

PVD沉積：沉積2 nm TaN層，隨后氬離子再濺射，將底部TaN重新分布至側(cè)壁（覆蓋率從60%提升至85%）。

作用：作為銅種子層的黏附層，厚度1-2 nm，防止銅剝離。

工藝：PVD沉積300 nm銅層，為后續(xù)電鍍銅填充提供導(dǎo)電基底。

化學(xué)清洗（Chemical Clean）

濺射清洗（Sputter Clean）

TaN沉積與再濺射

鉭（Ta）層沉積

銅種子層（Cu Seed）沉積