概述、
AD9953是一款直接數(shù)字頻率合成器(DDS)，內(nèi)置一個(gè)14位DAC，工作速度最高達(dá)400 MSPS。該器件采用先進(jìn)的DDS技術(shù)，內(nèi)置一個(gè)高速、高性能DAC，構(gòu)成數(shù)字可編程的完整高頻合成器，能夠產(chǎn)生最高達(dá)200 MHz的頻率捷變模擬輸出正弦波。它包括一個(gè)集成1024 × 32靜態(tài)RAM，支持多種模式下的靈活掃頻功能。該器件專為提供快速跳頻和精密調(diào)諧分辨率（32位頻率調(diào)諧字）而設(shè)計(jì)。頻率調(diào)諧字和控制字均通過串行I/O端口載入AD9953。

AD9953的額定工作溫度范圍為–40°C至+105°C擴(kuò)展工業(yè)溫度范圍。
數(shù)據(jù)表：*附件：AD9953 400 MSPS、14位DAC、1.8 V CMOS直接數(shù)字頻率合成器技術(shù)手冊.pdf

應(yīng)用

• VHF/UHF LO捷變頻合成
• 雷達(dá)和掃描系統(tǒng)的FM線性調(diào)頻源
• 非線性PSK/FSK調(diào)制器
• 測試與測量設(shè)備

特性

• 400 MSPS內(nèi)部時(shí)鐘速度
• 集成14位數(shù)模轉(zhuǎn)換器
• 32位調(diào)諧字
• 相位噪聲 ≤ –120 dBc/Hz（1 kHz偏移，DAC輸出）
• 出色的動(dòng)態(tài)性能>80 dB SFDR
  （AOUT為160 MHz ± 100 kHz偏移時(shí)）
• 串行I/O控制
• 1.8 V電源
• 軟件與硬件控制省電功能
• 48引腳TQFP/EP封裝
• 支持大部分?jǐn)?shù)字輸入的5 V輸入電平
• PLL REFCLK乘法器（4x至20x）
• 欲了解更多特性，請參考數(shù)據(jù)手冊

框圖

引腳配置描述

典型性能特征

工作原理

組件模塊

直接數(shù)字合成（DDS）內(nèi)核
DDS 的輸出頻率 (f_o) 是系統(tǒng)時(shí)鐘（SYSCLK）頻率、頻率調(diào)諧字（FTW）的值以及累加器容量（此處為 $2^{32}** ）的函數(shù)。其確切關(guān)系如下，其中 **f_s$ 為 SYSCLK 的頻率：

相位累加器的輸出值通過 COS(x) 函數(shù)模塊轉(zhuǎn)換為幅度值，然后路由至數(shù)模轉(zhuǎn)換器（DAC）。

在某些應(yīng)用中，需要將輸出信號強(qiáng)制設(shè)為零相位。僅將 FTW 設(shè)置為 0 無法實(shí)現(xiàn)此目的，因?yàn)檫@只會(huì)讓 DDS 保持當(dāng)前相位值。因此，需要一個(gè)控制位來將相位累加器輸出強(qiáng)制設(shè)為零。

上電時(shí)，清零相位累加器位設(shè)為邏輯 1 ，但該位的緩沖存儲器被清零（邏輯 0 ）。因此，上電時(shí)，在首次發(fā)出 I/O 更新之前，相位累加器將保持清零狀態(tài)。

鎖相環(huán)（PLL）
PLL 可對 REFCLK 頻率進(jìn)行倍頻。通過對控制功能寄存器 2 的 5 位 REFCLK 倍頻器部分（位 <7:3>）進(jìn)行編程來控制倍頻操作。

當(dāng)編程值范圍在 0x04 到 0x14（十進(jìn)制 4 到 20 ）時(shí)，PLL 將 REFCLK 輸入頻率乘以相應(yīng)的十進(jìn)制值。不過，PLL 的最大輸出頻率限制為 400 MHz。每當(dāng) PLL 值發(fā)生變化時(shí)，用戶需注意留出時(shí)間讓 PLL 鎖定（約 1 毫秒）。

通過編程一個(gè)不在 4 到 20（十進(jìn)制）范圍內(nèi)的值可繞過 PLL。繞過 PLL 時(shí)，PLL 會(huì)關(guān)閉以節(jié)省功耗。

時(shí)鐘輸入
AD9953 支持多種時(shí)鐘方法。支持差分或單端輸入時(shí)鐘，以及通過片上振蕩器和/或鎖相環(huán)（PLL）倍頻器，這些均通過用戶可編程位進(jìn)行控制。AD9953 可配置為六種配置模式之一來生成系統(tǒng)時(shí)鐘。

這些模式通過 CLKMODESELECT 引腳、CFR1<4> 和 CFR2<7:3> 進(jìn)行配置。請注意，CLKMODESELECT 引腳符合 1.8 V 邏輯電平，將 CLKMODESELECT 引腳連接到邏輯高電平可啟用片上晶體振蕩器電路。啟用片上振蕩器后，將外部晶體與 AD9953 的 REFCLK 和 REFCLKB 輸入相連，以生成 20 MHz 至 30 MHz 范圍內(nèi)的低頻參考時(shí)鐘。該振蕩器生成的信號在傳輸?shù)叫酒溆嗖糠种皶?huì)經(jīng)過緩沖。此緩沖信號可通過 CRYSTAL OUT 引腳獲取。CFR1<4> 位可用于啟用或禁用緩沖器，從而開啟或關(guān)閉系統(tǒng)時(shí)鐘。振蕩器本身在啟動(dòng)期間不會(huì)斷電，以避免與開啟晶體振蕩器相關(guān)的長啟動(dòng)時(shí)間。將 CFR2<9> 寫入邏輯高電平可啟用晶體振蕩器輸出緩沖器；將 CFR2<9> 寫入邏輯低電平可禁用振蕩器輸出緩沖器。

將 CLKMODESELECT 連接到邏輯低電平可禁用片上振蕩器及其振蕩器輸出緩沖器。振蕩器禁用后，必須由外部振蕩器提供 REFCLK 和/或 REFCLKB 信號。對于差分工作模式，這些引腳由互補(bǔ)信號驅(qū)動(dòng)。對于單端工作模式，應(yīng)在未使用引腳與模擬電源之間連接一個(gè) 0.1 μF 電容器，以實(shí)現(xiàn)去耦。此外，PLL 可用于將參考頻率乘以 4 到 20 范圍內(nèi)的整數(shù)。表 4 總結(jié)了時(shí)鐘工作模式。請注意，PLL 倍頻器由 CFR2<7:3> 位控制，與 CFR1<4> 位無關(guān)。