隨著無(wú)線系統(tǒng)的持續(xù)演進(jìn)，其能夠支持更多的連接設(shè)備和更高的數(shù)據(jù)需求，同時(shí)無(wú)線信號(hào)鏈的效率和精度也變得至關(guān)重要。信號(hào)鏈中的基本要素之一是信道估計(jì)，即系統(tǒng)實(shí)時(shí)推斷無(wú)線通信路徑特性的過(guò)程。信道估計(jì)不準(zhǔn)確會(huì)導(dǎo)致吞吐量下降、時(shí)延增加并降低系統(tǒng)可靠性等多重問(wèn)題。

多年來(lái)，行業(yè)一直采用最小二乘法 (LS) 和最小均方誤差 (MMSE) 等傳統(tǒng)技術(shù)，但這些技術(shù)在低信噪比 (SNR) 環(huán)境或高移動(dòng)性場(chǎng)景中已顯不足。隨著網(wǎng)絡(luò)復(fù)雜度的不斷提升，行業(yè)對(duì)更智能的自適應(yīng)算法的需求也與日俱增。

將 AI 引入信號(hào)鏈

Altera 利用 FPGA AI 套件，在Agilex SoC FPGA上部署基于 AI 的信道估計(jì)，不斷突破技術(shù)邊界。與傳統(tǒng)方法相比，將卷積神經(jīng)網(wǎng)絡(luò) (CNN) 集成至信道估計(jì)流程，可助力工程師在具有挑戰(zhàn)性的情況下，依舊實(shí)現(xiàn)顯著性能提升。 本次測(cè)試使用 MATLAB 進(jìn)行了初始信號(hào)處理實(shí)驗(yàn)，然后利用工具鏈將訓(xùn)練好的 CNN 模型部署至 FPGA。結(jié)果令人矚目：

在 -10 dB 至 0 dB 信噪比區(qū)間，吞吐量較 MMSE 方法提升約 20%；

在信噪比更高的情況下，實(shí)現(xiàn)了同等或更優(yōu)性能表現(xiàn)；

通過(guò)高效硬件映射，降低了時(shí)延與資源占用。

這些優(yōu)勢(shì)不僅僅停留在理論層面，更能轉(zhuǎn)化為更優(yōu)的用戶(hù)體驗(yàn)、更穩(wěn)定的網(wǎng)絡(luò)表現(xiàn)以及全方位的頻譜效率提升。

對(duì) RAN 未來(lái)發(fā)展的重要意義

現(xiàn)代無(wú)線接入網(wǎng) (RAN) 系統(tǒng)，特別是大規(guī)模多輸入多輸出 (mMIMO) 和開(kāi)放 RAN 架構(gòu)，需要具備實(shí)時(shí)響應(yīng)能力，并能以更小的開(kāi)銷(xiāo)適應(yīng)信道變化。FPGAi 通過(guò)將可編程邏輯的并行性和靈活性，與擅長(zhǎng)識(shí)別復(fù)雜模式且經(jīng)訓(xùn)練的 AI 模型相結(jié)合，使這一目標(biāo)成為可能。 借助 Agilex SoC FPGA，設(shè)計(jì)人員可將 AI 驅(qū)動(dòng)的信道估計(jì)無(wú)縫集成至物理層 (PHY)，而無(wú)需片外加速器或進(jìn)行繁瑣的后處理流程。

智能估計(jì)賦能智能網(wǎng)絡(luò)

在無(wú)線網(wǎng)絡(luò)管線中，信道估計(jì)僅是受益于 AI 原生架構(gòu)的環(huán)節(jié)之一。作為 Altera“利用 FPGAi 重塑無(wú)線接入網(wǎng)”戰(zhàn)略的重要組成部分，這一解決方案展現(xiàn)了通過(guò)將特定領(lǐng)域 AI 與可編程邏輯相結(jié)合，可在性能、靈活性和效率方面實(shí)現(xiàn)立竿見(jiàn)影的顯著提升。