Intel 10nm工藝還在苦苦掙扎，臺積電和三星已經(jīng)開始量產(chǎn)7nm，下一步自然就是5nm，臺積電近日也首次公開了5nm的部分關(guān)鍵指標(biāo)，看起來不是很樂觀。

明年，臺積電的第二代7nm工藝會在部分非關(guān)鍵層面上首次嘗試使用EVU極紫外光刻系統(tǒng)，工藝節(jié)點(diǎn)從CLN7FF升級為CLN7FF+，號稱晶體管密度可因此增加20%，而在同樣密度和頻率下功耗可降低10%。

臺積電5nm(CLN5)將繼續(xù)使用荷蘭ASML Twinscan NXE: 3400 EUV光刻機(jī)系統(tǒng)，擴(kuò)大EUV的使用范圍，相比于第一代7nm晶體管密度可猛增80%(相比第二代則是增加50%)。

看起來很厲害，不過能帶來的實(shí)際頻率提升只有15%，而同等密度和頻率時(shí)功耗也只能降低20%，對比第二代7nm提升就更有限了。

不過臺積電還提供了一個(gè)名為“極低閾值電壓”(ELTV)的可選項(xiàng)，號稱能將頻率提升幅度增加到25%，但未解釋具體是如何做到的。

工藝不斷演進(jìn)，但是帶來的提升卻越來越有限，足以顯示半導(dǎo)體技術(shù)難度和復(fù)雜度的急劇增加，當(dāng)然也不排除臺積電這幾年在工藝命名上太任性，不像Intel那么老老實(shí)實(shí)。

如此有限的提升，不知道能不能吸引客戶跟進(jìn)，畢竟要充分考慮成本的。好消息是臺積電這幾代新工藝，大家都是“趨之若鶩”，比如7nm到今年底將有50多款芯片流片，覆蓋從高性能到嵌入式各種領(lǐng)域。

目前，臺積電EUV 7nm工藝的基礎(chǔ)IP已經(jīng)完成芯片驗(yàn)證，但是嵌入式FPGA、HBM2、GDDR5等關(guān)鍵模塊要到今年底或明年初才能完成，5nm則會在今年7月完成0.5版本，大量IP模塊諸如PCI-E 4.0、DDR4、USB 3.1則要等到2019年。

設(shè)備方面，臺積電將為5nm開設(shè)一座新的晶圓廠Fab 8，引入多臺新光刻機(jī)，但是目前EUV光刻機(jī)的平均日常功率只有145W，部分可以持續(xù)幾周做到250W，都不足如完全投入商用，預(yù)計(jì)要到今年晚些時(shí)候才能達(dá)到300W，仍需進(jìn)一步改進(jìn)。

還有EUV光刻掩膜材料的問題，目前極紫外線的通透率只有83%，明年才能超過90%。