UCIe協(xié)議誕生背景

過(guò)去幾十年，摩爾定律一直是半導(dǎo)體行業(yè)發(fā)展的核心驅(qū)動(dòng)力，芯片上晶體管數(shù)量每18-24個(gè)月翻倍，性能隨之大幅提升。但近年來(lái)這一定律明顯放緩，芯片制程向7nm、5nm甚至3nm推進(jìn)時(shí)，技術(shù)難度呈指數(shù)級(jí)增長(zhǎng)，研發(fā)成本飆升，且物理極限日益逼近，傳統(tǒng)通過(guò)提升制程提高性能的路徑愈發(fā)艱難。

為應(yīng)對(duì)這一困境，Chiplet技術(shù)應(yīng)運(yùn)而生。它將大型芯片分解為多個(gè)小型芯粒，各芯?？砂垂δ苄枨蟛捎米钸m配的工藝制造，既能提高良率、降低流片成本，又能增強(qiáng)設(shè)計(jì)靈活性。不過(guò)在發(fā)展初期，由于缺乏統(tǒng)一互連標(biāo)準(zhǔn)，不同廠商的芯粒無(wú)法兼容互通，每次設(shè)計(jì)都需重新開(kāi)發(fā)互連方案，嚴(yán)重制約了Chiplet技術(shù)的規(guī)?；瘧?yīng)用。

正是在這一背景下，UCIe（通用芯粒高速互連標(biāo)準(zhǔn)）協(xié)議應(yīng)運(yùn)而生。其核心目標(biāo)是建立開(kāi)放的Die-to-Die互連標(biāo)準(zhǔn)，打破廠商間的技術(shù)壁壘，實(shí)現(xiàn)不同功能芯粒的靈活組合。2022年3月，英特爾、AMD、ARM、臺(tái)積電等十家行業(yè)巨頭聯(lián)合推出UCIe并成立聯(lián)盟，這一舉措為Chiplet技術(shù)提供了標(biāo)準(zhǔn)化支撐，解決了互聯(lián)互通的關(guān)鍵難題，正式開(kāi)啟了Chiplet技術(shù)標(biāo)準(zhǔn)化發(fā)展的新階段，也為半導(dǎo)體行業(yè)突破摩爾定律限制提供了新路徑。

UCIe協(xié)議原理

分層協(xié)議架構(gòu)

UCIe協(xié)議是一種分層協(xié)議，主要分為PHY 層、Adapter層和Protocol層，各層之間通過(guò)標(biāo)準(zhǔn)接口連接，PHY層和Adapter層之間接口為RDI（Raw Die - to - Die Interface），Adapter層和Protocol層之間接口為FDI（Flit-Aware Die-to-Die Interface）。這種分層架構(gòu)使得各層功能明確，各司其職，便于協(xié)議的通用和復(fù)用。

UCIe接口架構(gòu)示意圖

·PHY層：負(fù)責(zé)物理信號(hào)的傳輸，包括電氣物理層和邏輯物理層。電氣物理層方面，UCIe支持Standard及Advanced Package兩種封裝形式，支持低功耗模式，單Lane支持的傳輸速率有4,8,12,16,24,32 GT/s。邏輯物理層主要負(fù)責(zé)UCIe鏈路的初始化及鏈路訓(xùn)練，將Adapter發(fā)來(lái)的數(shù)據(jù)分發(fā)到各條Lane上、進(jìn)行Lane序重排、壞Lane修復(fù)及時(shí)鐘校正等工作。例如，數(shù)據(jù)包以Byte形式發(fā)出，一個(gè)Byte占用一個(gè)Lane使用4個(gè)clk傳輸，Main_band采用DDR的雙沿采樣。UCIe單個(gè)Adapter可對(duì)接1、2或4個(gè)物理層Module。配置為2個(gè)Module的示意圖如圖所示。

Two module configuration for standard package

（圖源：【UCIe】初識(shí) UCIe-CSDN博客）

·Adapter層：主要功能包括CRC（循環(huán)冗余校驗(yàn)）、FEC（前向糾錯(cuò)）、Retry（重傳）等，以確保數(shù)據(jù)可靠傳輸。當(dāng)協(xié)議層發(fā)送64B Flit數(shù)據(jù)時(shí)，會(huì)在前加上2B hdr（Protocol ID, Stack ID）和后面加上2B CRC值；對(duì)于 256B Flit需要額外增加2B CRC。此外，它還通過(guò)Sideband消息跟對(duì)端的UCIe設(shè)備進(jìn)行協(xié)商，確定采用的協(xié)議及一些參數(shù)，并且支持多個(gè)協(xié)議層架在統(tǒng)一Adapter上，通過(guò)Adapter中的Arb/Mux實(shí)現(xiàn)多個(gè)協(xié)議層的分時(shí)復(fù)用。

UCIe 與Adapter的連接

（圖源：【UCIe】初識(shí) UCIe-CSDN博客）

·Protocol層：支持PCIe 6.0、CXL 2.0/3.0協(xié)議，同時(shí)還支持Streaming Protocol（用于映射自定義傳輸協(xié)議），允許用戶(hù)根據(jù)自身需求定制協(xié)議。在傳輸模式上，分為Raw Mode和Flit Mode。PCIE6.0、CXL2.0/3.0都支持 Raw Mode，在該模式下，所有64B或者 256B數(shù)據(jù)都由協(xié)議層來(lái)負(fù)責(zé)填充，繞過(guò)適配層，CRC、FEC和Retry都由協(xié)議層處理；而在Flit Mode下，適配層要對(duì)協(xié)議層數(shù)據(jù)添加2B hdr和2B CRC，并在協(xié)商過(guò)程中，通過(guò)FDI接口把這些信息作為L(zhǎng)ink Trainning的一部分傳給協(xié)議層。

UCIe Protocol層對(duì)應(yīng)接口運(yùn)行機(jī)制

數(shù)據(jù)傳輸機(jī)制

UCIe提供了Mainband及Sideband兩大數(shù)據(jù)通路。

·Mainband：主要用來(lái)傳輸業(yè)務(wù)數(shù)據(jù)流，采用 DDR雙沿采樣方式。例如，對(duì)于標(biāo)準(zhǔn)封裝 x16，8個(gè)UI傳輸1個(gè)Byte，若有16Lane，傳輸256B數(shù)據(jù)需要128UI。不同條件下單Lane 支持多種傳輸速率，可滿(mǎn)足不同應(yīng)用場(chǎng)景對(duì)帶寬的需求。

·Sideband：主要用來(lái)處理鏈路訓(xùn)練、鏈路管理、參數(shù)交換及寄存器訪問(wèn)等非數(shù)據(jù)傳輸業(yè)務(wù)，作為Mainband的Back Channel。它能夠簡(jiǎn)化UCIe中的鏈路訓(xùn)練、鏈路管理和D2D參數(shù)交換過(guò)程，提升Mainband的帶寬利用率并簡(jiǎn)化其設(shè)計(jì)復(fù)雜度。UCIe Sideband支持配置讀寫(xiě)（CfgRd/Wr）、內(nèi)存讀寫(xiě)（MRd/Wr）、完成（Cpl/Cpld）及消息（Msg/MsgD）4種不同的數(shù)據(jù)包，通過(guò)這些數(shù)據(jù)包實(shí)現(xiàn)寄存器訪問(wèn)、Message傳遞等功能，在D2D參數(shù)交換、鏈路訓(xùn)練、鏈路管理及寄存器訪問(wèn)等方面發(fā)揮著不可或缺的作用。

鏈路訓(xùn)練

UCIe采用分層的鏈路狀態(tài)機(jī)（LSM），包括 FDI FSM、RDI FSM 和 PHY LSM，來(lái)進(jìn)行鏈路訓(xùn)練。鏈路訓(xùn)練是UCIe中非常重要的環(huán)節(jié)，通過(guò)鏈路訓(xùn)練，UCIe設(shè)備能夠建立起穩(wěn)定可靠的數(shù)據(jù)傳輸鏈路，確定鏈路的各項(xiàng)參數(shù)，如傳輸速率、編碼方式等，確保數(shù)據(jù)在不同的UCIe設(shè)備之間能夠準(zhǔn)確無(wú)誤地傳輸。在鏈路訓(xùn)練過(guò)程中，各層狀態(tài)機(jī)協(xié)同工作，通過(guò)一系列的信號(hào)交互和參數(shù)協(xié)商，完成鏈路的初始化和配置，為后續(xù)的數(shù)據(jù)傳輸做好準(zhǔn)備。

UCIe與Chiplet發(fā)展的緊密聯(lián)系

為Chiplet提供標(biāo)準(zhǔn)化互連

在UCIe協(xié)議出現(xiàn)之前，Chiplet之間的互連缺乏統(tǒng)一標(biāo)準(zhǔn)，導(dǎo)致不同廠商的Chiplet難以實(shí)現(xiàn)互聯(lián)互通，極大地限制了Chiplet技術(shù)的應(yīng)用范圍。UCIe協(xié)議的誕生填補(bǔ)了這一空白，它定義了一套通用的、開(kāi)放的Die-to-Die互連標(biāo)準(zhǔn)，包括支持的封裝類(lèi)型（帶有標(biāo)準(zhǔn)凸點(diǎn)的標(biāo)準(zhǔn)封裝和帶有微凸點(diǎn)的各種高級(jí)封裝）、物理層和協(xié)議層規(guī)范、軟件堆棧模型等，使得不同廠商生產(chǎn)的Chiplet能夠按照統(tǒng)一標(biāo)準(zhǔn)進(jìn)行連接和通信，實(shí)現(xiàn)了Chiplet在芯片封裝內(nèi)的即插即用，為Chiplet技術(shù)的大規(guī)模推廣和應(yīng)用奠定了堅(jiān)實(shí)基礎(chǔ)。

UCIe協(xié)議憑借自身優(yōu)異特性，成為助力 Chiplet技術(shù)發(fā)揮優(yōu)勢(shì)的關(guān)鍵。它具備高速、低延遲、低功耗、高帶寬密度等特點(diǎn)，且擁有極低的誤碼率，低速時(shí)BER<1e-27，高速時(shí)BER<1e-15。這些特性為Chiplet之間的數(shù)據(jù)傳輸提供了堅(jiān)實(shí)保障，讓不同功能的Chiplet 能在穩(wěn)定高效的環(huán)境中協(xié)同工作。以數(shù)據(jù)中心的高性能計(jì)算芯片為例，通過(guò)UCIe連接多個(gè)Chiplet后，能顯著提升計(jì)算性能，同時(shí)降低功耗，很好地滿(mǎn)足了數(shù)據(jù)中心對(duì)算力和能效的高要求。

與此同時(shí)，UCIe聯(lián)盟的成立以及協(xié)議的不斷更新完善，吸引了眾多行業(yè)巨頭參與其中。這推動(dòng)了Chiplet產(chǎn)業(yè)生態(tài)在設(shè)計(jì)、制造、封裝等各個(gè)環(huán)節(jié)的完善。像英偉達(dá)等芯片廠商已采用相關(guān)設(shè)計(jì)方案，將Chiplet技術(shù)與UCIe協(xié)議結(jié)合應(yīng)用到產(chǎn)品中。

該協(xié)議獲得了英特爾、AMD、臺(tái)積電等巨頭的支持，技術(shù)標(biāo)準(zhǔn)也在持續(xù)演進(jìn)。從2022年的1.0版本到2024年的2.0版本，不斷優(yōu)化提升。目前已有基于該協(xié)議的Chiplet產(chǎn)品面市，其在性能、成本等方面的良好表現(xiàn)，驗(yàn)證了UCIe協(xié)議的可行性?？梢哉f(shuō)，UCIe為Chiplet技術(shù)的發(fā)展提供了有力支撐，未來(lái)有望推動(dòng)半導(dǎo)體行業(yè)邁向新高度。

使用SIDesigner進(jìn)行仿真

以UCIe為典型代表的Chiplet互連技術(shù)，面臨多重物理層挑戰(zhàn)：其單通道最高傳輸速率達(dá)32Gbps的高速特性、單位面積內(nèi)密集的信號(hào)網(wǎng)絡(luò)布局，以及對(duì)誤碼率（如部分場(chǎng)景需低至 1e-27）的嚴(yán)苛要求，共同構(gòu)成了設(shè)計(jì)難點(diǎn)。

當(dāng)采用先進(jìn)封裝技術(shù)實(shí)現(xiàn)多芯片模塊高效互連時(shí)，信號(hào)完整性問(wèn)題會(huì)顯著凸顯 —— 具體包括信號(hào)傳輸中的串?dāng)_與損耗、時(shí)序偏移（Skew）、寄生參數(shù)干擾、電源完整性惡化、熱 - 電耦合效應(yīng)，以及如何滿(mǎn)足極端嚴(yán)苛的誤碼率標(biāo)準(zhǔn)等。

這也使得Chiplet的高速信號(hào)完整性仿真成為技術(shù)難題。此類(lèi)仿真需融合SerDes與DDR總線的雙重仿真特性：既要應(yīng)對(duì)高速率、高誤碼率要求，處理多信號(hào)線并行傳輸場(chǎng)景；又要適配單端信號(hào)傳輸模式，依賴(lài)單端IBIS-AMI模型進(jìn)行仿真，并需完成電壓傳輸函數(shù)（VTF）等專(zhuān)項(xiàng)仿真驗(yàn)證。而通過(guò)IBIS-AMI模型以及S參數(shù)模型可以簡(jiǎn)化這一復(fù)雜的過(guò)程，同時(shí)保證仿真的高精度和高準(zhǔn)確性。

使用巨霖仿真軟件SIDesigner搭建UCIe信號(hào)完整性的仿真電路，原理圖如下：

使用瞬態(tài)仿真進(jìn)行眼圖的測(cè)量，仿真設(shè)置如下：

信號(hào)傳輸速率為16Gbps，使用NRZ調(diào)制方式。模式選擇瞬態(tài)仿真，約1500個(gè)UI疊加眼圖。

仿真眼圖結(jié)果如下：

工程師可以依據(jù)眼圖直觀反映信號(hào)是否滿(mǎn)足高速傳輸?shù)奈锢項(xiàng)l件（如速率、誤碼率），還能定位損耗、抖動(dòng)、串?dāng)_等具體問(wèn)題，為設(shè)計(jì)優(yōu)化提供精準(zhǔn)依據(jù)。對(duì)于UCIe這類(lèi)高帶寬、高密度、高可靠性要求的Chiplet互連技術(shù)，眼圖分析是驗(yàn)證設(shè)計(jì)可行性、保障最終性能的核心環(huán)節(jié)。