LMK04000系列精密時(shí)鐘調(diào)節(jié)器提供低噪聲抖動(dòng)清除、時(shí)鐘乘法和分配，無(wú)需高性能壓控晶體振蕩器 （VCXO） 模塊。LMK04000 系列采用級(jí)聯(lián) PLLatinum 架構(gòu)，結(jié)合外部晶體和變?nèi)?a target="_blank">二極管，提供低于 200 飛秒 （fs） 的均方根 （RMS） 抖動(dòng)性能。
*附件：lmk04001.pdf

級(jí)聯(lián)架構(gòu)由兩個(gè)高性能鎖相環(huán) （PLL）、一個(gè)低噪聲晶體振蕩器電路和一個(gè)高性能壓控振蕩器 （VCO） 組成。第一個(gè) PLL （PLL1） 提供低噪聲抖動(dòng)清除器功能，而第二個(gè) PLL （PLL2） 執(zhí)行時(shí)鐘生成。PLL1 可以配置為與外部 VCXO 模塊配合使用，或使用帶有外部晶體和變?nèi)荻O管的集成晶體振蕩器。當(dāng)與非常窄的環(huán)路帶寬一起使用時(shí)，PLL1 使用 VCXO 模塊或晶體的卓越近相位噪聲（偏移低于 50 kHz）來(lái)清潔輸入時(shí)鐘。PLL1 的輸出用作 PLL2 的清潔輸入基準(zhǔn)，在那里它鎖定集成 VCO。PLL2的環(huán)路帶寬可以優(yōu)化，以清除遠(yuǎn)相位噪聲（偏移量高于50 kHz），其中集成VCO的性能優(yōu)于PLL1中使用的VCXO模塊或晶體。

LMK04000系列具有雙冗余輸入、五個(gè)差分輸出和可選的上電默認(rèn)時(shí)鐘。輸入模塊配備了信號(hào)丟失檢測(cè)和自動(dòng)或手動(dòng)選擇參考時(shí)鐘。每個(gè)時(shí)鐘輸出由一個(gè)可編程分頻器、一個(gè)相位同步電路、一個(gè)可編程延遲和一個(gè)LVDS、LVPECL或LVCMOS輸出緩沖器組成。CLKout2上提供了默認(rèn)啟動(dòng)時(shí)鐘，可用于為現(xiàn)場(chǎng)可編程門陣列（FPGA）或微控制器提供初始時(shí)鐘，在系統(tǒng)上電過(guò)程中對(duì)抖動(dòng)清除器進(jìn)行編程。

特性

• 級(jí)聯(lián) PLLatinum PLL 架構(gòu)
• PLL1
• 相位檢測(cè)器速率高達(dá) 40 MHz
• 集成低噪聲晶體振蕩器電路
• 帶LOS的雙冗余輸入?yún)⒖紩r(shí)鐘
• PLL2
• 歸一化 [1 Hz] PLL 本底噪聲為 -224 dBc/Hz
• 鑒相器速率高達(dá) 100 MHz
• 輸入倍頻器
• 集成低噪聲VCO
• 超低RMS抖動(dòng)性能
• 150 fs RMS 抖動(dòng) （12 kHz – 20 MHz）
• 200 fs RMS 抖動(dòng) （100 Hz – 20 MHz）
• LVPECL/2VPECL、LVDS和LVCMOS輸出
• 支持高達(dá) 1080 MHz 的時(shí)鐘速率
• 上電時(shí)默認(rèn)時(shí)鐘輸出 （CLKout2）
• 五個(gè)專用通道分頻器和延遲模塊
• 引腳兼容系列時(shí)鐘設(shè)備
• 工業(yè)溫度范圍：-40 至 85 °C
• 3.15 V 至 3.45 V 工作電壓
• 封裝：48 引腳 LLP （7.0 x 7.0 x 0.8 mm）

參數(shù)

方框圖

?1. 產(chǎn)品概述?
LMK04000系列是德州儀器（TI）推出的精密時(shí)鐘調(diào)節(jié)器家族，包含LMK04001、LMK04002等型號(hào)，專為低噪聲時(shí)鐘生成和抖動(dòng)清除設(shè)計(jì)。核心特性包括：

• ?雙級(jí)聯(lián)PLL架構(gòu)?：PLL1（最高40MHz相位檢測(cè)率）用于參考時(shí)鐘清潔，PLL2（最高100MHz相位檢測(cè)率）用于時(shí)鐘生成。
• ?超低抖動(dòng)性能?：RMS抖動(dòng)低至150 fs（12kHz–20MHz帶寬）。
• ?多格式輸出?：支持LVPECL/2VPECL、LVDS和LVCMOS，頻率最高1080MHz。
• ?工業(yè)級(jí)工作范圍?：-40°C至85°C，3.15V–3.45V供電。

?2. 關(guān)鍵功能?

• ?冗余參考輸入?：雙路時(shí)鐘輸入（CLKin0/CLKin1）支持自動(dòng)切換和手動(dòng)選擇模式，帶丟失信號(hào)檢測(cè)（LOS）。
• ?集成VCO和晶體振蕩器?：內(nèi)置低噪聲VCO，可選外部晶體振蕩器電路。
• ?靈活時(shí)鐘分配?：5個(gè)獨(dú)立輸出通道，每通道可編程分頻（2–510）、延遲（0–2250 ps）及同步控制（SYNC*引腳）。
• ?全局控制?：支持通過(guò)GOE引腳或寄存器全局啟用/禁用輸出。

?3. 應(yīng)用領(lǐng)域?

• 數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘、無(wú)線基礎(chǔ)設(shè)施、網(wǎng)絡(luò)設(shè)備（SONET/SDH）。
• 醫(yī)療、軍事/航空航天、測(cè)試測(cè)量及視頻設(shè)備。

?4. 電氣特性?

• ?相位噪聲?：PLL2歸一化噪聲底低至-224 dBc/Hz（1Hz帶寬）。
• ?輸出類型配置?：LVDS（100Ω差分）、LVPECL（50Ω至VCC-2V）、LVCMOS（5pF負(fù)載）。
• ?功耗?：典型值435mA（全輸出使能），支持低功耗模式。

?5. 設(shè)計(jì)支持?

• ?環(huán)路濾波器?：PLL1需外置窄帶濾波器（推薦<200Hz帶寬），PLL2支持內(nèi)置高階濾波器組件。
• ?熱管理?：48引腳WQFN封裝（7x7mm），需通過(guò)裸露焊盤散熱（θJA=27.4°C/W）。
• ?編程接口?：通過(guò)Microwire（CLK/DATA/LE）配置32位寄存器，需按順序初始化R0-R15。

?6. 典型電路?

• 外部VCXO或晶體驅(qū)動(dòng)OSCin端口，配合PLL1實(shí)現(xiàn)頻率鎖定。
• 輸出推薦AC耦合，LVDS/LVPECL需匹配終端電阻（如120Ω發(fā)射極電阻）。

?7. 性能數(shù)據(jù)?

• 使用高質(zhì)量VCXO時(shí)，250MHz LVDS輸出RMS抖動(dòng)可低至130 fs（12kHz–20MHz）。
• 晶體振蕩器模式下，245.76MHz時(shí)鐘抖動(dòng)約230 fs（100Hz–20MHz）。

?文檔還包含詳細(xì)引腳定義、寄存器映射、時(shí)序圖及布局建議，適用于高精度時(shí)鐘系統(tǒng)設(shè)計(jì)。