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ADC3664-SP 輻射加固型雙通道模數(shù)轉(zhuǎn)換器(ADC)產(chǎn)品文檔總結(jié)

科技綠洲 ? 2025-10-23 14:16 ? 次閱讀
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ADC3664-SP是一款低延遲、低噪聲、超低功耗、14位、125MSPS高速雙通道ADC。該器件專為實現(xiàn)最佳噪聲性能而設(shè)計,可提供 –156.9dBFS/Hz 的噪聲頻譜密度以及出色的線性度和動態(tài)范圍。ADC3664-SP 提供直流精度和 IF 采樣支持,可實現(xiàn)各種應(yīng)用的設(shè)計。低延遲架構(gòu)(低至 1 個時鐘周期延遲)和高采樣率也支持高速控制環(huán)路。ADC在125MSPS時僅消耗100mW/ch,功耗隨采樣率而變化。

該器件使用串行LVDS(SLVDS)接口輸出數(shù)據(jù),從而最大限度地減少數(shù)字互連的數(shù)量。該器件還集成了數(shù)字下變頻器 (DDC),有助于降低數(shù)據(jù)速率并降低系統(tǒng)功耗。該器件與 18 位、65MSPS ADC3683-SP 引腳兼容。該器件采用64引腳CFP封裝(10.9mm x 10.9mm),支持–55°C至+105°C的溫度范圍。
*附件:adc3664-sp.pdf

特性

  • 篩查和輻射性能
    • QMLV 篩選和可靠性保證
    • 總電離劑量(TID):300krad(Si)
    • 單事件閂鎖 (SEL):75MeV-cm2/mg
  • 環(huán)境溫度范圍:-55°C 至 105°C
  • 雙通道ADC
  • 14 位 125MSPS
  • 本底噪聲:-156.9dBFS/Hz
  • 低功耗:100mW/ch
  • 延遲:2 個時鐘周期
  • 時鐘速率與基準電壓:
    • 外部基準電壓源:1MSPS 至 125MSPS
    • 內(nèi)部基準電壓源:100MSPS 至 125MSPS
  • 14 位,無缺失代碼
  • 輸入帶寬:200MHz (-3dB)
  • INL:±2.6LSB;DNL:±0.9LSB
  • 可選數(shù)字下變頻器 (DDC):
    • 真實或復(fù)抽取
    • 抽取 2、4、8、16 和 32
    • 32 位 NCO
  • 串行LVDS(SLVDS)接口(2線、1線和1/2線)
  • 頻譜性能 (FIN = 5MHz):
    • 信噪比:77.5dBFS
    • SFDR:84dBc HD2、HD3
    • 非 HD23:91dBc

參數(shù)
image.png

方框圖

image.png

一、產(chǎn)品概述

ADC3664-SP 是德州儀器推出的 輻射加固型(Rad-Hard)雙通道 14 位高速模數(shù)轉(zhuǎn)換器(ADC) ,核心優(yōu)勢為低噪聲、低延遲、超低功耗與高可靠性,專為太空、國防等高輻射環(huán)境設(shè)計,適配光學成像載荷、雷達成像載荷、衛(wèi)星通信載荷等關(guān)鍵應(yīng)用。該器件采用 10.9mm×10.9mm 64 引腳陶瓷扁平封裝(CFP,HBP),支持 - 55°C 至 + 105°C 寬溫工作,具備總電離劑量(TID)300krad(Si)、單粒子鎖定(SEL)75MeV?cm2/mg 的輻射耐受能力,滿足嚴苛空間環(huán)境對器件可靠性的要求。

二、核心參數(shù)與性能

參數(shù)規(guī)格備注
核心性能分辨率 14 位,雙通道同步采樣,最高采樣率 125MSPS;無失碼;積分非線性(INL)±2.6LSB,微分非線性(DNL)±0.9LSB高線性度保障成像、雷達等場景信號精度
噪聲與動態(tài)性能噪聲譜密度(NSD)-156.9dBFS/Hz;信噪比(SNR)77.5dBFS(f_IN=5MHz);無雜散動態(tài)范圍(SFDR)84dBc;總諧波失真(THD)80dBc低噪聲特性適配微弱信號采集(如衛(wèi)星通信接收信號)
延遲與功耗延遲 1-2 時鐘周期(視接口模式);每通道功耗 100mW(125MSPS);全局掉電模式功耗 11mW低延遲支持高速控制環(huán),低功耗適配衛(wèi)星電池供電
輸入輸出模擬輸入:雙通道差分輸入(最大 3.2VPP)、輸入帶寬 200MHz(-3dB)、共模電壓 0.95V;數(shù)字輸出:串行 LVDS(SLVDS),支持 2 線 / 1 線 / 1/2 線模式,輸出分辨率 14-20 位可編程靈活接口適配不同數(shù)據(jù)傳輸速率需求
參考電壓內(nèi)置 1.6V 參考(溫度漂移 106ppm/°C)、支持外接 1.6V 高精度參考;參考輸入阻抗 5.3kΩ,輸入電流 1mA內(nèi)置參考簡化設(shè)計,外接參考可進一步提升精度
時鐘與同步差分 / 單端采樣時鐘(1MSPS-125MSPS,外接參考)、100MSPS-125MSPS(內(nèi)置參考);支持多芯片同步(PDN/SYNC 引腳)低抖動時鐘輸入保障高動態(tài)性能,同步功能適配多通道擴展
可靠性QML-V 篩選與可靠性認證、單一裝配 / 制造站點、產(chǎn)品全生命周期可追溯、符合 VID V62/25601 標準滿足太空 / 國防領(lǐng)域?qū)?yīng)鏈與質(zhì)量的嚴苛要求

三、硬件設(shè)計關(guān)鍵信息

1. 封裝與引腳

  • 封裝類型 :64 引腳陶瓷扁平封裝(CFP,HBP),尺寸 10.9mm×10.9mm,暴露熱焊盤(DAP,內(nèi)部連接 GND)需接地以保障散熱(熱阻 RθJA=28.4°C/W,RθJC=7.0°C/W),焊接時需確保熱焊盤與地平面可靠連接,焊接面積≥7mm×7mm。
  • 關(guān)鍵引腳功能
    • 模擬輸入:AINP/AINM(通道 A 差分輸入)、BINP/BINM(通道 B 差分輸入)、VCM(共模電壓輸出,供模擬輸入偏置)。
    • 電源:AVDD(1.8V 模擬電源)、IOVDD(1.8V 數(shù)字接口電源)、GND/IOGND/REFGND(對應(yīng)地,需單點共地)、VREF(參考電壓輸入,1.6V)、REFGND(參考地)。
    • 時鐘與同步:CLKP/CLKM(差分采樣時鐘輸入,支持單端配置)、DCLKINP/DCLKINM(接口時鐘輸入,內(nèi)置 100Ω 端接)、DCLKP/DCLKM(數(shù)據(jù)輸出時鐘)、FCLKP/FCLKM(幀時鐘輸出)、PDN/SYNC(掉電 / 同步復(fù)用引腳)、RESET(硬件復(fù)位,高有效)。
    • 數(shù)據(jù)與控制:DA0P/DA0M 至 DB1P/DB1M(4 組 LVDS 數(shù)據(jù)輸出)、SPI 接口(SEN/SCLK/SDIO,配置寄存器)、CTRL(上電默認配置引腳,控制參考源與時鐘類型)。

2. 電源與信號設(shè)計要求

  • 電源設(shè)計
    • 供電序列:無嚴格時序要求,但推薦先加 AVDD,再加 IOVDD,避免電壓沖擊導(dǎo)致模擬電路損壞。
    • 去耦設(shè)計:AVDD、IOVDD 引腳需就近布置 10μF 鉭電容 + 0.1μF 陶瓷電容,VREF 引腳需外接 10μF+0.1μF 電容濾波,降低電源噪聲串擾;推薦搭配輻射加固型 LDO(如 TPS7A4501-SP)進一步抑制電源噪聲。
  • 信號設(shè)計
    • 模擬輸入:需差分布線,阻抗匹配(50Ω),長度匹配誤差 < 5mil;AC 耦合時需通過 VCM 引腳提供 0.95V 共模偏置,DC 耦合時需由前端放大器(如 LMH5485-SP)提供共模電壓。
    • 時鐘輸入:差分時鐘需 AC 耦合,單端時鐘需將 CLKM 接地;時鐘占空比 45%-60%,抖動 < 250fs,避免采樣相位誤差影響動態(tài)性能。
    • LVDS 輸出:需差分布線,阻抗 100Ω,遠離模擬輸入線(間距≥2mm),減少數(shù)字噪聲串擾。

四、核心功能與配置

1. 低延遲與高動態(tài)信號鏈

  • 模擬前端 :每通道集成采樣保持電路與低噪聲放大器,輸入阻抗 8kΩ、輸入電容 5.4pF,支持 DC-200MHz 帶寬信號采集,配合外部采樣毛刺濾波器(0Hz-60MHz 用 33Ω+82nH+33pF,60MHz-120MHz 用 33Ω+91nH+82pF),可抑制采樣噪聲,提升 SNR。
  • 數(shù)字下變頻器(DDC) :集成可編程 DDC,支持實信號 / 復(fù)信號抽?。ǔ槿∫蜃?2/4/8/16/32),內(nèi)置 32 位數(shù)控振蕩器(NCO),可實現(xiàn)信號混頻與數(shù)據(jù)率降低(如 125MSPS 抽取 32 倍后數(shù)據(jù)率降至 3.9MSPS),減少后端 FPGA / 處理器負擔。

2. 靈活數(shù)字接口與同步

  • LVDS 輸出模式
    • 2 線模式:每通道 2 組 LVDS lane,序列化因子 7x-10x(視輸出分辨率),數(shù)據(jù)率 700Mbps-1Gbps。
    • 1 線模式:每通道 1 組 LVDS lane,序列化因子 14x-20x,數(shù)據(jù)率 980Mbps-2Gbps(需注意不超過 1Gbps 上限)。
    • 1/2 線模式:兩通道復(fù)用 1 組 LVDS lane,序列化因子 28x-40x,適用于引腳資源緊張場景。
  • 多芯片同步 :通過 PDN/SYNC 引腳或 SPI 配置實現(xiàn)多片 ADC3664-SP 同步,同步信號需在采樣時鐘上升沿前 500ps 建立、后 600ps 保持,確保多通道采樣相位一致(如雷達陣列多通道信號采集)。

3. 輻射加固與可靠性設(shè)計

  • 輻射防護 :采用 Rad-Hard 工藝,通過材料選擇與電路設(shè)計實現(xiàn) TID 300krad、SEL 75MeV?cm2/mg 的輻射耐受,避免空間輻射導(dǎo)致器件性能退化或失效。
  • 診斷與測試 :支持測試圖案生成(斜坡 / 固定圖案)、溫度傳感器(精度 ±2°C)、寄存器讀寫驗證,可通過 SPI 讀取溫度、噪聲、均值等診斷數(shù)據(jù),便于系統(tǒng)故障排查。

五、應(yīng)用設(shè)計與布局

1. 典型應(yīng)用場景

  • 衛(wèi)星光學成像 :雙通道同步采集成像傳感器信號(如 CCD/CMOS 輸出),125MSPS 采樣率適配高分辨率成像,低噪聲(-156.9dBFS/Hz)保障弱光場景成像質(zhì)量,輻射加固特性耐受太空輻射環(huán)境。
  • 雷達成像載荷 :采集雷達基帶 I/Q 信號,DDC 功能實現(xiàn)信號下變頻與抽取,SFDR 84dBc 抑制雜散干擾,支持多芯片同步擴展通道數(shù)(如相控陣雷達)。
  • 衛(wèi)星通信接收 :接收鏈路信號數(shù)字化,低延遲(1-2 時鐘周期)支持高速載波恢復(fù),SNR 77.5dBFS 保障微弱通信信號精準轉(zhuǎn)換。

2. PCB 布局準則

  • 分區(qū)設(shè)計 :模擬區(qū)(AIN/BIN 輸入、VREF)、數(shù)字區(qū)(LVDS 輸出、SPI)、時鐘區(qū)(CLKP/CLKM、DCLKIN)嚴格分離,模擬地 / 數(shù)字地 / 時鐘地僅在器件熱焊盤處單點連接;數(shù)字信號線與模擬輸入線間距≥2mm,避免串擾。
  • 布線要求
    • 模擬輸入:差分對布線,長度 < 10cm,避免過孔;VCM 引腳布線需短而粗,外接 10μF 電容靠近引腳。
    • 時鐘線:差分時鐘線長度匹配誤差 < 2mil,單端時鐘線靠近地平面;DCLKINP/DCLKINM 需串聯(lián) 100Ω 端接電阻(若外部未端接)。
    • LVDS 輸出:差分對布線,長度匹配誤差 < 5mil,每對 lane 遠離模擬區(qū)域,末端接 100Ω 匹配電阻。
  • 熱設(shè)計 :暴露熱焊盤通過至少 8 個 0.3mm 孔徑過孔連接至地平面,熱焊盤周圍預(yù)留 1mm 散熱銅皮,避免高溫導(dǎo)致輻射耐受能力下降。
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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    <b class='flag-5'>ADC</b>3569 單<b class='flag-5'>通道</b>高速<b class='flag-5'>模數(shù)轉(zhuǎn)換器</b>(<b class='flag-5'>ADC</b>)<b class='flag-5'>產(chǎn)品</b><b class='flag-5'>文檔</b><b class='flag-5'>總結(jié)</b>