DAC39RF10EF 和 'RFS10EF 是一系列具有 16 位分辨率的雙通道和單通道數(shù)模轉(zhuǎn)換器 （DAC）。這些器件可用作非插值或插值DAC，用于直接RF采樣或復(fù)雜基帶信號生成。單通道的最大輸入數(shù)據(jù)速率為20.48GSPS，兩個(gè)通道的最大輸入數(shù)據(jù)速率為10.24GSPS。該器件可在超過 8GHz 的載波頻率下生成高達(dá) 10、2.73 或 1GHz 信號帶寬（8、11 和 16 位輸入分辨率）的信號，從而能夠通過 C 波段直接采樣并進(jìn)入 X 波段。
*附件：dac39rf10ef.pdf

高采樣率、輸出頻率范圍、64 位 NCO 頻率分辨率和任何具有相位相干性的跳頻也使 DAC39RF10EF 和 'RFS10EF 能夠進(jìn)行任意波形生成 （AWG） 和直接數(shù)字合成 （DDS）。

JESD204B和JESD204C兼容的串行接口具有 16 個(gè)接收器對，速度高達(dá) 12.8Gbps。該接口JESD204B，JESD204C符合子類 1 標(biāo)準(zhǔn)，可通過使用 SYSREF 實(shí)現(xiàn)確定性延遲和多設(shè)備同步。

特性

• 10.24/20.48GSPS，多奈奎斯特DAC內(nèi)芯
• 最大輸入數(shù)據(jù)速率與DAC分辨率的關(guān)系：
  • 16 位：1.22GSPS 復(fù)合體
  • 11 位：3.41GSPS 復(fù)合體
  • 9 位，單通道，DES 模式：15.12GSPS
  • 8 位，單通道，DES 模式：20.48GSPS
  • 9 位，雙通道：7.56GSPS/通道
  • 8 位，雙通道，10.24GSPS/通道
• 輸出帶寬 （–3dB）：12GHz
• fOUT = 2.997 GHz、DES2XL模式、DEM/抖動開啟時(shí)的性能
  • 本底噪聲（小信號）：–150dBFS/Hz
  • SFDR （–0.1dBFS）：77dBc
  • IMD3（每音 –7dBFS）：–69dBc
• 四個(gè)集成數(shù)字上變頻器 （DUC）
  • 插值：1x、2x、3x、4x、6x、8x、12x ...256 倍
  • 用于 I/Q 輸出的復(fù)雜基帶 DUC
  • 復(fù)雜到實(shí)數(shù)上轉(zhuǎn)換，用于雙通道直接射頻采樣
  • 64 位頻率分辨率 NCO
• 快速重新配置接口，實(shí)現(xiàn)快速跳頻
  • 4位數(shù)據(jù)，200MHz時(shí)鐘
  • 60 ns 重新配置（32 位頻率）
  • 任何具有相位相干性的跳頻
• JESD204C界面
  • 多達(dá) 16 個(gè)通道，最高可達(dá) 12.8Gbps
  • C-S 類，子類 1 兼容
  • 內(nèi)部交流耦合電容器
• 用于自動 SYSREF 時(shí)序校準(zhǔn)的 SYSREF 窗口

參數(shù)

方框圖

一、產(chǎn)品概述

DAC39RF10EF 與 DAC39RFS10EF 是德州儀器推出的16 位高采樣率數(shù)模轉(zhuǎn)換器（DAC） ，核心定位為多奈奎斯特頻段信號生成，適配任意波形發(fā)生器（AWG）、無線通信測試儀等高端射頻場景，可直接生成載波頻率超 8GHz 的信號，覆蓋 C 波段至 X 波段。兩款器件均采用 256 引腳 FCBGA 封裝（17mm×17mm，1mm 間距），支持 - 40~85°C 工作溫度，核心差異為通道數(shù)量：DAC39RF10EF 為雙通道設(shè)計(jì)，DAC39RFS10EF 為單通道設(shè)計(jì)，均具備高帶寬、低噪聲、相位相干跳頻等關(guān)鍵特性。

二、核心特性

（一）高采樣率與寬頻帶輸出

1. 采樣率與分辨率適配支持動態(tài)調(diào)整輸入分辨率與采樣率，平衡帶寬與性能，具體參數(shù)如下：
   • 8 位分辨率：單通道雙沿采樣（DES）模式下最高 20.48GSPS，雙通道 10.24GSPS / 通道；
   • 9 位分辨率：單通道 DES 模式下最高 15.12GSPS，雙通道 7.56GSPS / 通道；
   • 11 位分辨率：單通道 DES 模式下最高 3.41GSPS（復(fù)信號）；
   • 16 位分辨率：單通道最高 1.22GSPS（復(fù)信號），雙通道 6.2GSPS / 通道；
   • 模擬輸出帶寬（-3dB）：12GHz，8 位分辨率時(shí)可生成最高 10GHz 帶寬信號，16 位分辨率時(shí)可生成 1GHz 帶寬信號。
2. 卓越動態(tài)性能在輸出頻率 2.997GHz、DES2XL 模式、DEM/Dither 開啟條件下，關(guān)鍵指標(biāo)如下：
   • 噪聲基底（小信號）：-150dBFS/Hz；
   • 無雜散動態(tài)范圍（SFDR，-0.1dBFS 輸入）：77dBc；
   • 三階互調(diào)失真（IMD3，-7dBFS 雙音輸入）：-69dBc；
   • 附加相位噪聲（10kHz 偏移，DES 模式）：-148.1dBc/Hz。

（二）靈活的數(shù)字信號處理能力

1. 集成數(shù)字上變頻器（DUC） 內(nèi)置 4 個(gè)獨(dú)立 DUC，支持 1×、2×、3×、4×…256× 插值，可實(shí)現(xiàn)：
   • 復(fù)基帶信號 I/Q 輸出，適配正交調(diào)制場景；
   • 復(fù)信號轉(zhuǎn)實(shí)信號上變頻，支持雙通道直接射頻采樣；
   • 每通道配備 64 位頻率分辨率 NCO（數(shù)控振蕩器），頻率精度達(dá) Hz 級，支持相位連續(xù) / 相干 / 同步三種更新模式，滿足跳頻系統(tǒng)相位一致性需求。
2. 快速重配置與跳頻提供 4 位數(shù)據(jù) + 200MHz 時(shí)鐘的快速重配置（FR）接口，32 位頻率配置僅需 60ns，支持任意頻率跳頻且保持相位相干，適配雷達(dá)、通信系統(tǒng)動態(tài)頻率切換需求。

（三）高速 JESD204C 接口

• 接口規(guī)格 ：支持最多 16 條 SerDes lanes，單 lane 最高速率 12.8Gbps，兼容 8b/10b（≤2Gbps 強(qiáng)制使用）與 64b/66b（強(qiáng)制加擾）編碼，64b/66b 編碼提升帶寬效率；
• 同步特性 ：符合 JESD204C Class C-S、Subclass-1 標(biāo)準(zhǔn)，支持確定性延遲與多器件同步，內(nèi)置 SYSREF 窗口校準(zhǔn)功能，自動優(yōu)化 SYSREF 采樣時(shí)序，確保多器件協(xié)同；
• 抗干擾設(shè)計(jì) ：集成片內(nèi) AC 耦合電容與 100Ω 差分終端，減少外部電路復(fù)雜度，提升信號完整性，支持 SerDes 交叉開關(guān)（Crossbar）靈活映射物理 lane 與邏輯 lane，簡化 PCB 布線。

三、器件信息與電氣規(guī)格

（一）型號差異與擴(kuò)展系列

（二）核心電氣參數(shù)（TA=25°C，VDD 標(biāo)稱值）

（三）熱學(xué)特性（256 引腳 FCBGA）

四、功能模塊詳解

（一）DAC 核心與輸出模式

1. 多奈奎斯特輸出模式支持 4 種輸出模式，適配不同頻段需求，核心特性如下表：

   模式	是否通直流	最優(yōu)頻率范圍	峰值輸出功率	備注
   非歸零（NRZ）	是	0~FCLK/2	0dBFS	標(biāo)準(zhǔn)零階保持模式，適用于 1st 奈奎斯特區(qū)
   歸零（RTZ）	是	0~FCLK	-6dBFS	采樣周期后半段歸零，改善 2nd 奈奎斯特區(qū)性能
   射頻（RF）	否	FCLK/2~FCLK	-2.8dBFS	樣本中途反轉(zhuǎn)，2nd 奈奎斯特區(qū)平坦度最優(yōu)
   雙沿采樣（DES）	是	0~FCLK	0dBFS	CLK 升降沿均輸出樣本，采樣率翻倍，存在占空比鏡像（FCLK-FOUT）

2. 電流調(diào)整與非線性優(yōu)化

   • 滿量程電流（IFS）：通過外部 RBIAS 電阻與 COARSE_CUR/FINE_CUR 寄存器調(diào)節(jié)，支持 2 倍電流使能（CUR_2X_EN），最大可至 41mA，靜態(tài)電流為切換電流的 0.235 倍（典型 4.82mA）；
   • 動態(tài)元件匹配（DEM）與數(shù)字抖動（Dither）：DEM 隨機(jī)化電流源切換以改善非線性，Dither 添加 8 種數(shù)字碼抵消高次諧波，750MHz 以下建議 DEM_ADJ=1（數(shù)據(jù)依賴模式），750MHz 以上建議 DEM_ADJ=0（正常模式）。

（二）數(shù)字上變頻（DUC）與 NCO

1. DUC 功能每通道 DUC 支持多速率插值與復(fù)信號混頻，具體特性：
   • 插值范圍：2×~256×，支持多級濾波（如 2× 用 fir1、4× 用 fir1+fir2），通帶紋波 <0.01dB，阻帶衰減> 90dB；
   • 信號合成：4 個(gè) DUC 輸出可通過通道綁定器（Channel Bonder）按 1×、0.5×、0.25× 比例縮放后求和，避免飽和，支持實(shí)信號（最多 4 個(gè) DUC）或復(fù)信號（最多 2 個(gè) DUC）輸出。
2. NCO 特性
   • 頻率分辨率：64 位，支持相位連續(xù)（NCO_CONT=1）、相位相干（NCO_CONT=0）、相位同步（NCO_AR=1）三種更新模式；
   • 同步觸發(fā)：可通過 JESD204C 數(shù)據(jù) LSB、SYSREF 或 SPI 寄存器觸發(fā)同步， latency 可通過 Excel 工具計(jì)算，多器件同步時(shí)需確保 SYSREF 周期為 CLK 周期 16 倍以上且匹配 LMFC 周期。

（三）JESD204C 接口與同步

1. 接口配置
   • 編碼支持：8b/10b（兼容 JESD204B）與 64b/66b（強(qiáng)制加擾），后者需配置 ES=1（加擾使能）；
   • lane 映射：16 條物理 lane 可通過 LANE_SEL 寄存器靈活映射到邏輯 lane，簡化 PCB 布線；
   • 多器件同步：Subclass-1 模式下通過 SYSREF 校準(zhǔn) LMFC（多幀時(shí)鐘），彈性緩沖區(qū)（EB）釋放點(diǎn)通過 RBD 參數(shù)調(diào)節(jié)，需確保數(shù)據(jù) arrival 時(shí)間在有效窗口內(nèi)，避免溢出 / 下溢。
2. 關(guān)鍵時(shí)序
   • SYSREF 采樣：通過 SYSREF_POS 寄存器檢測 SYSREF 與 CLK 的相對位置，SYSREF_ZOOM=1 時(shí)步長 9ps，建議選擇有效窗口中間位置作為采樣點(diǎn)（如 SYSREF_SEL=8~9）；
   • SerDes 時(shí)鐘：VCO 頻率需在 1.5625~3.2GHz 范圍內(nèi)，通過 REFDIV/MPY/RATE 寄存器配置 PLL，例如 8b/10b 編碼、FCLK=10.24GHz 時(shí)，REFDIV=0x10、MPY=0x10、RATE=0x0，lane 速率 6.25~12.8Gbps。

（四）電源與功耗管理

• 供電配置 ：需多組獨(dú)立電源，包括模擬 1.8V（VDDA18A/B）、負(fù)模擬 1.8V（VEEAM18/BM18）、數(shù)字 1.0V（VDDDIG/VDDE/A/B）、時(shí)鐘 1.0V（VDDCLK10）等，各組電源需單獨(dú)去耦（0.1μF 陶瓷電容 + 1μF 鉭電容）；
• 功耗優(yōu)化 ：支持 14 種功耗模式，睡眠模式（MODE [1:0]=11b）功耗僅 171mW，雙通道 10.24GSPS NRZ 模式功耗約 3500mW，單通道可低至 2160mW，可通過關(guān)閉閑置通道、降低采樣率進(jìn)一步優(yōu)化。

五、典型應(yīng)用場景

（一）任意波形發(fā)生器（AWG）

• 應(yīng)用架構(gòu) ：采用 DAC39RFS10EF 單通道，DES2XL 模式（20.48GSPS）、8 位分辨率，生成 10GHz 帶寬復(fù)雜波形；通過 FR 接口實(shí)現(xiàn) 60ns 快速頻率跳變，滿足動態(tài)波形生成需求；
• 關(guān)鍵配置 ：DUC 插值設(shè)為 2×，NCO 啟用相位相干模式（NCO_CONT=0），輸出模式設(shè)為 NRZ，啟用相位相干更新；JESD204C 用 16 條 lane、64b/66b 編碼，RBD=46（確保確定性延遲）；
• 性能優(yōu)化 ：電源端串聯(lián) 10μH 共模電感，模擬地與數(shù)字地單點(diǎn)連接，啟用 DEM/Dither（DEM_ADJ=0），噪聲基底控制在 - 150dBFS/Hz 以下。

（二）無線通信測試儀

• 應(yīng)用架構(gòu) ：DAC39RF10EF 雙通道，每通道通過 DUC 將基帶 I/Q 信號上變頻至 5~8GHz，NCO 頻率分辨率確保多通道相位同步；JESD204C 用 8 條 lane、64b/66b 編碼，單 lane 速率 10.56Gbps，滿足 16 位 10.24GSPS 采樣需求；
• 關(guān)鍵配置 ：輸出模式設(shè)為 RF 模式（優(yōu)化 2nd 奈奎斯特區(qū)），DUC_GAIN=0（0dB 縮放），滿量程電流 41mA（CUR_2X_EN=1）；通過 SYSREF 同步多片 DAC，SYSREF_SEL=6~7，確保陣元間相位差 < 1ns；
• 可靠性設(shè)計(jì) ：輸入串聯(lián) 1kΩ 電阻限制過流，EXTREF 引腳使用內(nèi)置基準(zhǔn)（EXTREF_EN=0）并并聯(lián) 10μF 電容，VDDCLK10 采用 1.0V 線性穩(wěn)壓器，減少時(shí)鐘噪聲對相位噪聲的影響。

六、設(shè)計(jì)指南

（一）PCB 布局與防護(hù)

1. 分區(qū)設(shè)計(jì)
   • 模擬區(qū)域（DACOUTA/B±、REFIO）與數(shù)字區(qū)域（JESD lane、SPI）分開布局，間距≥1mm；
   • 高頻信號（CLK±、SYSREF±）采用差分走線，長度差 < 1mm，阻抗匹配 100Ω，遠(yuǎn)離電源走線；
   • 熱焊盤（Thermal Pad）需連接≥20mm2 銅皮，打 4 個(gè) 0.3mm 過孔（間距 1mm）至內(nèi)層地平面，滿負(fù)荷工作時(shí)結(jié)溫≤105°C（環(huán)境溫度 50°C）。
2. ESD 與 EMC 防護(hù)
   • ESD 防護(hù)：器件 HBM ESD±1000V、CDM±250V，調(diào)試時(shí)需佩戴防靜電手環(huán)，PCB 預(yù)留 TVS 管位置（如 SMBJ18CA）用于輸入過壓保護(hù)；
   • EMC 優(yōu)化：電源端并聯(lián) 10μF 鉭電容 + 0.1μF 陶瓷電容，JESD204C 線使用屏蔽雙絞線，滿足 EN 61326-1 工業(yè) EMC 標(biāo)準(zhǔn)。

（二）初始化與配置流程

1. 上電序列
   1. 先加模擬電源（VDDA18A/B、VEEAM18/BM18），后加數(shù)字電源（VDDDIG、VDDIO），最后加時(shí)鐘電源（VDDCLK10/18）；
   2. 復(fù)位（RESETB）拉低≥100ns，釋放后等待 5ms（電源穩(wěn)定）；
   3. 配置 JESD204C：設(shè)置 JMODE（如 JMODE4 對應(yīng) 16 位、1 lane / 流）、JESD_M（流數(shù)量）、JCTRL（編碼方式，JENC=1 為 64b/66b），啟用 JESD_EN=1。
2. 核心配置
   • 輸出模式：通過 MXMODE 寄存器設(shè)置，如 MXMODE0=3（DES2X 模式）、MXMODE1=6（禁用 DACB）；
   • DUC 與 NCO：DUC_L=7（16× 插值）、NCO_EN=1（啟用 NCO 混頻）、FR_EN=0（使用 SPI 配置 NCO）；
   • 同步校準(zhǔn)：SYSREF_CTRL 寄存器設(shè)置 SYSREF_ZOOM=1、SYSREF_PS_EN=1，讀取 SYSREF_POS 確定 SYSREF_SEL，配置 RBD=46（彈性緩沖區(qū)釋放點(diǎn)）。

七、器件與文檔支持

（一）訂購信息