ADC364x系列器件是低噪聲、超低功耗、14位、10MSPS至65MSPS雙通道、高速模數(shù)轉(zhuǎn)換器（ADC）。這些器件專為低功耗而設計，可提供–155 dBFS/Hz的噪聲頻譜密度，并結合出色的線性度和動態(tài)范圍。ADC364x 提供非常好的直流精度，并支持 IF 采樣，使該器件成為各種應用的絕佳選擇。高速控制環(huán)路受益于僅一個時鐘周期的短延遲。ADC在65 MSPS時僅消耗72 mW/ch，功耗在較低的采樣率下也能很好地擴展。

ADC364x 使用 DDR 或串行 CMOS 接口輸出數(shù)據(jù)，提供最低功耗的數(shù)字接口，并具有最大限度地減少數(shù)字互連數(shù)量的靈活性。這些器件是具有不同速度等級的引腳兼容系列。這些器件支持–40至+105?C的擴展工業(yè)溫度范圍。
*附件：adc3643.pdf

特性

• 雙通道
• 14 位 10/25/65 MSPS ADC
• 本底噪聲：–155 dBFS/Hz
• 超低功耗，優(yōu)化功率縮放：29 mW/通道 （10 MSPS） 至 72 mW/通道 （65 MSPS）
• 延遲：1 個時鐘周期
• 14 位，無缺失代碼
• INL：±0.6 LSB;DNL：±0.2 LSB
• 參考：外部或內(nèi)部
• 工業(yè)溫度范圍：–40°C 至 +105°C
• 片上數(shù)字濾波器（可選）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• DDR 和串行 CMOS 接口
• 小尺寸：40-VQFN（5 mm × 5 mm）封裝
• 1.8V 單電源
• 光譜性能（f 在 = 5 MHz）：
  • 信噪比：79.0 dBFS
  • SFDR：93dBc HD2、HD3
  • SFDR：101-dBFS 最差雜散
• 光譜性能（f 在 = 64 兆赫）：
  • 信噪比：74.0 dBFS
  • SFDR：84dBc HD2、HD3
  • SFDR：90-dBFS 最差雜散

參數(shù)

方框圖

ADC364x 系列（含 ADC3641/3642/3643）是德州儀器推出的低噪聲、超低功耗 14 位雙通道高速 ADC，核心優(yōu)勢為寬采樣率范圍、高動態(tài)性能與靈活數(shù)字接口，專為高速數(shù)據(jù)采集、通信基礎設施等場景設計。

核心參數(shù)與特性

• 分辨率與精度：14 位分辨率，無丟失碼；DNL ±0.2 LSB，INL ±0.6 LSB；增益誤差最大 ±1% FSR，偏移溫漂低至 ±0.01 LSB/°C，DC 精度優(yōu)異。
• 采樣與動態(tài)性能：采樣率覆蓋 10 MSPS（ADC3641）、25 MSPS（ADC3642）、65 MSPS（ADC3643）；噪聲譜密度低至 - 155 dBFS/Hz，SNR 最高 79 dBFS，SFDR 最高 101 dBFS，THD 低至 - 88 dBc。
• 供電與封裝：單 1.8V 供電（AVDD/IOVDD 1.75V-1.85V）；40 引腳 WQFN 封裝（5mm×5mm），帶裸露熱焊盤；工作溫度 - 40°C-105°C，符合工業(yè)級溫度要求。
• 接口規(guī)格：支持 DDR CMOS 并行接口與 2 線 / 1 線 / 1/2 線串行 CMOS 接口；SPI 編程接口（最高 20 MHz），支持寄存器讀寫與設備配置。

關鍵功能設計

• 靈活參考電壓配置：支持內(nèi)部 1.6V 參考、外部 1.6V 參考或外部 1.2V 參考（經(jīng)內(nèi)部緩沖放大），VREF 引腳需就近并聯(lián)去耦電容優(yōu)化性能。
• 數(shù)字下變頻器（DDC）：內(nèi)置 32 位 NCO 與可編程抽取濾波器，支持 2/4/8/16/32 倍實 / 復抽取，可降低輸出數(shù)據(jù)率并優(yōu)化抗混疊性能。
• 信號優(yōu)化設計：集成自動調(diào)零電路降低 1/f 噪聲，支持差分 / 單端模擬輸入與時鐘輸入；模擬輸入帶寬達 900 MHz，適配 IF 采樣場景。
• 多模式供電與同步：支持全局 / 部分模塊斷電，降低功耗；PDN/SYNC 引腳可實現(xiàn)設備同步或斷電控制，多器件同步便捷。

典型應用場景

• 高速數(shù)據(jù)采集：工業(yè)監(jiān)測、熱成像、光譜分析、雷達系統(tǒng)，滿足高帶寬低噪聲采集需求。
• 通信與射頻：軟件定義無線電（SDR）、GPS 接收機、通信基礎設施，適配 IF 采樣與信號解調(diào)。
• 測試與測量：儀器儀表、源測量單元（SMU）、電力質(zhì)量監(jiān)測，支持高精度高速信號捕獲。

設計與使用建議

• 電源與去耦：AVDD 與 IOVDD 需獨立供電，就近并聯(lián) 10μF 鉭電容與 0.1μF 陶瓷電容；模擬地與數(shù)字地單點連接，降低地環(huán)路干擾。
• 輸入與時鐘配置：模擬輸入建議差分驅(qū)動，需匹配 0.95V 共模電壓；時鐘優(yōu)選低抖動差分輸入，單端輸入需配置 SPI 寄存器并優(yōu)化供電。
• 布局注意：模擬信號與數(shù)字信號分區(qū)域布線，差分信號線長度匹配；VREF/REFBUF 引腳去耦電容靠近器件擺放，熱焊盤焊接至 PCB 接地平面。
• 校準與優(yōu)化：啟用自動調(diào)零功能提升低頻性能；高采樣率場景需配置 DLL PDN 寄存器調(diào)整采樣時間，確保信號采集完整性。