12位1.6/1.0 GSPS ADC12D800/500RF是一種射頻采樣GSPS的ADC，可以直接實現(xiàn) 采樣輸入頻率最高可達2.7 GHz及以上。ADC12D800/500RF增強了非常大的 TI GSPS ADC 的奈奎斯特區(qū)，在射頻下具有優(yōu)異的噪聲和線性性能， 將可用航程擴展到7^th^奈奎斯特區(qū)

ADC12D800/500RF提供靈活的LVDS接口，支持多個SPI。 可編程選項用于促進板設計和FPGA/ASIC數(shù)據(jù)采集。LVDS輸出為 兼容IEEE 1596.3-1996，并支持可編程共模電壓。乘積為 采用無鉛292球熱增強BGA封裝，覆蓋在工業(yè)級 溫度范圍為-40°C至+85°C。
*附件：adc12d500rf.pdf

特性

• 噪聲和線性表現(xiàn)優(yōu)異，最高可達f。 在 = 2.7 GHz
• 可配置為1.6/1.0 GSPS交錯式或800/500 MSPS雙ADC
• 為高帶寬、高采樣率應用推出新的DESCLKIQ模式
• 與ADC1xD1x00針腳兼容
• 多芯片同步自動同步功能
• 內(nèi)部終端緩沖差分模擬輸入
• 交錯正時自動與手動傾斜調(diào)節(jié)
• 系統(tǒng)調(diào)試輸出端的測試模式
• 捕捉外部觸發(fā)的時間戳功能
• 可編程增益、偏移和廣告調(diào)整功能
• 1：1 非多工或 1：2 去多工 LVDS 輸出
• 主要規(guī)格
  • 分辨率 12位
  • 交錯 1.6/1.0 GSPS ADCIMD 3 （fin = 2.7GHz @ -13dBFS）：-63/-61 dBc（類型）IMD 3 （Fin = 2.7GHz @ -16dBFS）：-71/-69 dBc（典型） 噪聲底：-152.2/-150.5 dBm/Hz（典型） 噪聲功率比：50.4/50.7 dB（典型） 功率：2.50/2.02 W（典型）
  • 雙800/500 MSPS ADC，F(xiàn)in = 498 MHz ENOB：9.5/9.6 Bits（類型） SNR：59.7/59.7 dB（類型） SFDR：71.2/72 dBc（類型） 每通道功率：1.25/1.01 W（類型）

參數(shù)

方框圖

ADC12D500RF/800RF 是德州儀器（TI）推出的兩款 12 位中高速 RF 采樣 ADC，ADC12D500RF 最高采樣率 1.0 GSPS（交織模式）/500 MSPS（雙通道模式），ADC12D800RF 最高 1.6 GSPS（交織模式）/800 MSPS（雙通道模式），支持直接采樣 2.7 GHz 以上 RF 信號，兼具低功耗、高線性度與靈活配置特性，適用于 3G/4G 基站、寬帶微波回程、軟件無線電、雷達 / LIDAR 等中高頻數(shù)據(jù)采集場景。

一、芯片基礎信息與核心特性

1. 基礎規(guī)格

• 文檔與型號 ：文檔編號 SNAS502E，2011 年 7 月發(fā)布、2013 年 3 月修訂；兩款型號核心差異為采樣率，ADC12D500RF 面向中速場景，ADC12D800RF 面向高速場景。
• 供電與溫度 ：多電源供電，模擬電源（V_A/V_TC/V_E）1.8V-2.0V，數(shù)字驅(qū)動電源（V_DR）1.8V-V_A；工作溫度 - 40°C 至 85°C，存儲溫度 - 65°C 至 150°C，滿足工業(yè)級環(huán)境要求。
• 封裝與散熱 ：292 引腳 BGA 封裝（27.00mm×27.00mm），結(jié)到環(huán)境熱阻 16°C/W，結(jié)到底部外殼熱阻 2.5°C/W，中心接地引腳需焊接至 PCB 接地平面以優(yōu)化散熱。

2. 核心性能指標

• 分辨率與精度 ：12 位分辨率，無失碼；INL±2.5 LSB-±7.25 LSB，DNL±0.4 LSB-±0.95 LSB，偏移誤差 ±5 LSB，正負滿刻度誤差均為 ±30 mV，線性度表現(xiàn)穩(wěn)定。
• 采樣與動態(tài)性能 ：ADC12D800RF 交織模式 1.6 GSPS、雙通道 800 MSPS，ADC12D500RF 對應 1.0 GSPS/500 MSPS；2.7 GHz 輸入時 IMD3 低至 - 87 dBFS，噪聲底 - 150.5 dBm/Hz，SNR 最高 59.7 dB，SFDR 最高 74.3 dBc，ENOB 最高 9.7 Bits，動態(tài)性能優(yōu)異。
• 輸入與帶寬 ：內(nèi)置 100Ω 差分輸入終端，支持 AC/DC 耦合，輸入帶寬最高 4 GHz（-12 dB），可直接采樣超高頻 RF 信號，無需前端混頻電路。
• ESD 與可靠性 ：人體放電模型（HBM）±2500 V，帶電器件模型（CDM）±1000 V，機械模型（MM）±250 V，靜電防護能力強；連續(xù)輸入電流 ±50 mA，脈沖電流 ±20 mA，工作穩(wěn)定性可靠。

二、關鍵功能模塊與工作原理

1. 核心功能模塊

• 雙通道多模式架構 ：
  • 支持交織模式（DES）與非交織模式（Non-DES），DES 模式下單通道采樣率翻倍（如 ADC12D800RF 達 1.6 GSPS），通過 I/Q 通道交替采樣實現(xiàn)；Non-DES 模式下為獨立雙通道（800 MSPS/500 MSPS 每通道）。
  • 輸出支持 1:1 非解復用（數(shù)據(jù)率 = 采樣率）和 1:2 解復用（數(shù)據(jù)率 = 采樣率 / 2），LVDS 接口兼容 IEEE 1596.3，支持 DDR/SDR 模式，可靈活適配 FPGA/ASIC 數(shù)據(jù)采集。
• 靈活配置接口 ：
  • 支持非擴展控制模式（Non-ECM，引腳直接控制）和擴展控制模式（ECM，SPI 接口配置），ECM 模式下通過 16 個寄存器實現(xiàn)增益、偏移、采樣相位等參數(shù)精細化調(diào)節(jié)。
  • 內(nèi)置 AutoSync 多芯片同步功能，支持主從模式組網(wǎng)，可通過 RCLK 接口實現(xiàn)多 ADC 同步采樣，同步延遲低至 4 個采樣時鐘周期。
• 校準與優(yōu)化功能 ：
  • 支持上電自動校準與手動觸發(fā)校準，校準涵蓋輸入終端電阻、時鐘電阻及內(nèi)部線性度，校準后可顯著降低 INL/DNL 誤差。
  • 具備采樣時鐘相位調(diào)節(jié)（最大 825 ps 延遲）、DES 時序調(diào)整、自動占空比校正等功能，可補償系統(tǒng)時鐘偏差與通道間 skew。

2. 工作原理

• 采用校準折疊插值架構，通過折疊放大器減少比較器數(shù)量，結(jié)合插值技術降低前端放大器負載，在中高速采樣率下實現(xiàn)低功耗與高線性度平衡。
• 模擬信號經(jīng)差分輸入緩沖后，由采樣保持電路捕獲，經(jīng) 12 位 ADC 轉(zhuǎn)換為數(shù)字信號，通過解復用器輸出至 LVDS 總線；采樣時鐘支持雙沿采樣（DES 模式），可在單一時鐘周期內(nèi)完成兩次采樣，實現(xiàn)采樣率翻倍。
• 數(shù)字部分支持偏移二進制 / 二進制補碼輸出格式，內(nèi)置測試圖案生成器與時間戳功能，便于系統(tǒng)調(diào)試與外部觸發(fā)事件捕獲。

三、應用場景與設計建議

1. 典型應用

• 無線通信 ：3G/4G 基站接收路徑與 DPD 路徑，寬帶微波回程設備，支持高頻信號直接采樣，簡化射頻前端設計。
• 國防與測試測量 ：軟件無線電（SDR）、軍事通信、信號情報（SIGINT）、雷達 / LIDAR，適配中高頻、中高速數(shù)據(jù)采集需求。
• 消費電子與工業(yè) ：高端測試儀器、寬帶通信設備，可替代傳統(tǒng) “混頻 + ADC” 架構，降低系統(tǒng)復雜度與成本。

2. 設計注意事項

• 電源與去耦 ：多電源需獨立供電，V_A/V_TC/V_E/V_DR 需分別并聯(lián) 0.1 μF 陶瓷電容與 100 nF 鉭電容，電容就近布局，減少電源噪聲耦合。
• 輸入與時鐘設計 ：
  • 模擬輸入需差分阻抗匹配（100Ω 差分 / 50Ω 單端），AC 耦合時選用合適電容保證低頻信號完整性； unused 通道需按模式 terminated（AC 耦合接 AC 地、DC 耦合接 V_CMO）。
  • 采樣時鐘需差分 AC 耦合輸入（0.4 V_P-P-2.0 V_P-P），時鐘源抖動需控制在 0.2 ps（rms）以內(nèi)，推薦使用 TI LMX2531 等低相噪時鐘芯片。
• 布局與散熱 ：
  • 采用多層 PCB 設計，模擬地與數(shù)字地共面且通過多過孔連接，高速信號（時鐘 / 數(shù)據(jù)）短距走線、阻抗控制，遠離模擬區(qū)域。
  • 中心散熱焊盤需與 PCB 接地平面緊密連接，大面積敷銅增強散熱，避免結(jié)溫超過 135°C 額定值。
• 校準與同步 ：上電后需等待電源穩(wěn)定再啟動校準，模式切換（如 DES/Non-DES）或溫度變化較大時需重新校準；多芯片同步優(yōu)先使用 AutoSync 功能，主從 ADC 時鐘路徑長度需嚴格一致。

四、關鍵配置與操作要點

1. 核心功能配置

• 工作模式選擇 ：
  • 采樣模式：DES 模式（單通道高速）或 Non-DES 模式（雙通道獨立），通過 DES 引腳或寄存器（Addr:0h Bit7）配置，DES 模式需確保 I/Q 通道均上電。
  • 輸出模式：解復用模式（NDM 引腳低）或非解復用模式（NDM 引腳高），DDR 模式支持 0°/90° 相位關系，可通過 DDRPh 引腳或寄存器（Addr:0h Bit14）選擇。
• 參數(shù)調(diào)節(jié) ：
  • 滿量程范圍（V_IN_FSR）：Non-ECM 模式通過 FSR 引腳選擇（600 mV_P-P/800 mV_P-P），ECM 模式可通過寄存器（Addr:3h/Bh）實現(xiàn) 15 位精度調(diào)節(jié)（600 mV_P-P-1000 mV_P-P）。
  • 偏移調(diào)節(jié)：ECM 模式下通過寄存器（Addr:2h/Ah）實現(xiàn) ±45 mV 偏移調(diào)整，步長約 11 μV，可補償系統(tǒng)輸入偏移。

2. 操作流程

• 校準操作 ：上電后自動校準（CalDly 引腳選擇延遲時間），或通過 CAL 引腳 / 寄存器觸發(fā)手動校準，校準期間數(shù)字輸出置低，校準完成后需等待 60 個采樣時鐘周期使數(shù)據(jù)有效。
• 多芯片同步 ：配置主 ADC 為 Master 模式，從 ADC 為 Slave 模式，通過主 ADC 的 RCOut 輸出時鐘至從 ADC 的 RCLK 輸入，利用 AutoSync 寄存器（Addr:Eh）調(diào)節(jié)延遲，實現(xiàn)多 ADC DCLK 同步。
• 低功耗優(yōu)化 ：支持 I/Q 通道獨立掉電（PDI/PDQ 引腳或寄存器控制），未使用通道掉電后可降低總功耗，重新上電后需執(zhí)行校準以恢復性能。