在電子設(shè)計領(lǐng)域，模數(shù)轉(zhuǎn)換器（ADC）的性能直接影響著整個系統(tǒng)的精度和穩(wěn)定性。今天，我們就來詳細(xì)探討一下德州儀器（TI）的ADS5273，一款8通道、12位、70MSPS的高性能ADC。

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一、產(chǎn)品概述

ADS5273是一款采用CMOS技術(shù)的高性能ADC，具有8個通道，最高采樣率可達(dá)70MSPS，分辨率為12位。它集成了鎖相環(huán)（PLL），可將輸入的ADC采樣時鐘乘以12倍，生成高頻LVDS時鐘用于數(shù)據(jù)序列化和傳輸。該芯片提供內(nèi)部參考，也可選擇使用外部參考，內(nèi)部參考模式能實現(xiàn)最佳性能。此外，它還具有低功耗、高信噪比、序列化LVDS輸出等特點，適用于便攜式超聲系統(tǒng)、測試設(shè)備、軍事等領(lǐng)域。

二、關(guān)鍵特性

2.1 采樣與分辨率

• 最大采樣率為70MSPS，12位分辨率確保了高精度的數(shù)據(jù)轉(zhuǎn)換。
• 無失碼現(xiàn)象，保證了數(shù)據(jù)的完整性。

2.2 電源與參考

• 提供內(nèi)部參考，也可使用外部參考。內(nèi)部參考模式下，總功耗為1W；外部參考模式下，總功耗為937mW。
• 3.3V數(shù)字/模擬電源，適用于多種應(yīng)用場景。

2.3 性能指標(biāo)

• 在5MHz中頻下，信噪比（SNR）可達(dá)71dBFS，展現(xiàn)了出色的信號處理能力。
• 差分非線性（DNL）和積分非線性（INL）指標(biāo)優(yōu)秀，確保了數(shù)據(jù)的準(zhǔn)確性。

2.4 輸出接口

• 序列化LVDS輸出，減少了接口線數(shù)量和封裝尺寸，降低了功耗和數(shù)字噪聲對模擬電路的影響。
• 集成幀和位模式，可選擇雙倍LVDS時鐘輸出電流，提供四種LVDS電流模式。

三、電氣特性

3.1 直流精度

• 無失碼測試，確保了所有可能的代碼（4096個）在全工作范圍內(nèi)都存在。
• DNL在fIN = 5MHz時，范圍為 -0.99 至 +1.2 LSB；INL在fIN = 5MHz時，范圍為 -3.0 至 +3.0 LSB。
• 偏移誤差在 -0.75%FS 至 +0.75%FS 之間，偏移溫度系數(shù)為 +6 ppm/°C。

3.2 模擬輸入

• 差分輸入電容為4.0pF，輸入帶寬為300MHz，能夠處理高頻信號。
• 模擬輸入共模范圍為VCM ± 50mV，差分滿量程輸入電壓范圍在內(nèi)部參考模式下為2.03Vpp，外部參考模式下為2.03x(REFT - REFB)。

3.3 數(shù)字?jǐn)?shù)據(jù)

• 數(shù)據(jù)格式為直偏移二進(jìn)制，數(shù)據(jù)比特率為240 - 840Mbps。
• 串行接口的SCLK串行時鐘輸入頻率最高為20MHz。

四、工作原理

4.1 整體架構(gòu)

ADS5273由高性能采樣保持電路和12位ADC組成。輸入信號首先經(jīng)過采樣保持電路，然后進(jìn)行模數(shù)轉(zhuǎn)換。轉(zhuǎn)換后的12位數(shù)據(jù)通過序列化器轉(zhuǎn)換為串行數(shù)據(jù)流，并以LVDS格式輸出。

4.2 時鐘與序列化

• 八個通道使用單個ADCLK時鐘，通過時鐘樹網(wǎng)絡(luò)生成各個通道的采樣時鐘，確保了各通道的孔徑延遲和抖動一致。
• PLL將ADCLK時鐘乘以12倍，為序列化器提供高速時鐘，實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換。

4.3 參考電路

• 內(nèi)部參考電壓通過單個內(nèi)部參考電壓緩沖器實現(xiàn)八通道內(nèi)的參考匹配，并在生產(chǎn)過程中進(jìn)行微調(diào)，確保不同芯片間的參考電壓匹配。
• 通過ISET引腳的外部電阻設(shè)置內(nèi)部偏置電流，推薦使用56.2kΩ電阻。

五、應(yīng)用注意事項

5.1 模擬輸入驅(qū)動

• 輸入采用內(nèi)部600Ω電阻偏置，支持交流耦合。建議在每個輸入引腳串聯(lián)一個大于20Ω的電阻。
• 選擇外部交流耦合電容時，需考慮最低工作頻率下的衰減。

5.2 參考電路設(shè)計

• 內(nèi)部參考模式下，在參考引腳和去耦電容之間添加2Ω電阻。
• 外部參考模式下，需確保外部參考電壓的共模電壓與VCM相差在50mV以內(nèi)。

5.3 時鐘設(shè)計

• 輸入ADCLK時鐘理想情況下應(yīng)具有50%的占空比，內(nèi)部PLL可生成50%占空比的內(nèi)部時鐘。
• 時鐘樹網(wǎng)絡(luò)確保各通道的孔徑延遲和抖動一致，但同一芯片內(nèi)八個ADC的孔徑瞬間可能存在±20ps (±3σ)的失配。

5.4 LVDS緩沖器

• LVDS緩沖器具有四種電流設(shè)置，默認(rèn)電流為3.5mA，可提供約±350mV的差分壓降。
• 為減少反射影響，可在LVDS驅(qū)動器輸出端跨接100Ω終端電阻，并增加輸出電流以恢復(fù)輸出擺幅。

5.5 噪聲耦合問題

• 高速混合信號易受噪聲耦合影響，需注意隔離數(shù)字和模擬電源/地，減小電源/地的有效電感。
• 模擬和數(shù)字域明確劃分，使用不同的電源和地引腳，如AVDD/AVSS和LVDD/LVSS。

5.6 電源管理

• 可通過PD引腳將設(shè)備置于掉電模式，掉電模式下參考和時鐘電路以及所有通道均斷電，功耗降至100mW以下。
• 可通過編程寄存器選擇性地關(guān)閉單個通道。

5.7 復(fù)位操作

• 電源穩(wěn)定后，需給設(shè)備提供一個有效的RESET脈沖，使所有內(nèi)部寄存器復(fù)位至默認(rèn)值。

5.8 PCB布局

• 采用80引腳PowerPAD熱增強(qiáng)封裝，需參考相關(guān)技術(shù)文檔進(jìn)行PCB設(shè)計，以充分利用其熱效率。

六、總結(jié)

ADS5273是一款功能強(qiáng)大、性能卓越的ADC，適用于對精度和速度要求較高的應(yīng)用場景。在設(shè)計過程中，需要充分考慮其電氣特性、工作原理和應(yīng)用注意事項，以確保系統(tǒng)的穩(wěn)定性和可靠性。通過合理的電路設(shè)計和PCB布局，可以充分發(fā)揮ADS5273的優(yōu)勢，為電子系統(tǒng)帶來出色的性能表現(xiàn)。

你在使用ADS5273或其他類似ADC時遇到過哪些問題？你是如何解決的？歡迎在評論區(qū)分享你的經(jīng)驗和見解。