一、概述

Gartner每年面向CIO/CTO發(fā)布《十大關(guān)鍵戰(zhàn)略技術(shù)趨勢》報告，為企業(yè)機構(gòu)技術(shù)變革、業(yè)務轉(zhuǎn)型決策提供未來五年可能帶來重大變革與機遇的技術(shù)路線參照。2026年版將趨勢劃分為Architect（架構(gòu)者）、Synthesist（整合者）、Vanguard（守衛(wèi)者）三大類，圍繞AI平臺與基礎(chǔ)設施、AI應用與編排，以及安全與信任治理三條主線展開。

注：本圖片源自Gartner發(fā)布的《2026年十大戰(zhàn)略科技趨勢》

Gartner 2026十大關(guān)鍵技術(shù)趨勢圖示

本文旨在結(jié)合公開資料與典型案例，系統(tǒng)分析FPGA在前5大趨勢中的關(guān)聯(lián)度及潛在機遇點，為相關(guān)技術(shù)布局與產(chǎn)品規(guī)劃提供參考。

二、FPGA在十大趨勢中的機遇點

（一）AI原生開發(fā)平臺

1、核心概念與成因

AI原生開發(fā)平臺利用生成式AI，讓軟件開發(fā)變得前所未有地快速、高效。平臺形態(tài)包括：通過一次提示即可生成完整軟件的“一次性”生成工具、讓非專業(yè)人員也能參與開發(fā)的“氛圍編碼”工具，以及由多個AI智能體協(xié)同完成軟件開發(fā)的系統(tǒng)。其背后的驅(qū)動力包括CIO關(guān)注交付速度和生產(chǎn)力大幅提升，CEO與CFO聚焦成本節(jié)約。AI原生開發(fā)平臺使“小團隊”用同樣資源開發(fā)更多應用，例如多個兩人小組并行交付多個應用，既緩解開發(fā)積壓，又讓“自建”相比“采購”更具吸引力。

2、FPGA的機遇點

機遇點1：FPGA/EDA工具鏈將被納入AI原生開發(fā)體系，實現(xiàn)自動化工程流程

AI原生開發(fā)平臺的范式可擴展至FPGA開發(fā)。通過在開發(fā)平臺接入大模型，工程師只需描述需求，AI即可自動化完成大量重復、規(guī)則明確的流程（工程腳本生成、約束模板生成、IP配置、接口文檔生成）以及代碼測試驗證與優(yōu)化，大幅縮短FPGA開發(fā)時間。

機遇點:2：快速驗證平臺

隨著芯片需求與設計迭代頻率顯著提升，F(xiàn)PGA作為唯一可承載高頻驗證的硬件，將成為自動化硬件設計時代不可替代的原型驗證平臺。FPGA不僅用于自身邏輯的開發(fā)驗證，更是所有ASIC/SoC/Chiplet在流片前進行系統(tǒng)級驗證的核心硬件。AI原生開發(fā)平臺的普及將顯著提升FPGA在原型驗證市場的需求。

（二）AI超級計算平臺

1、核心概念與成因

AI超級計算平臺為訓練和運行先進AI模型提供超大規(guī)模算力，集成高性能計算（HPC）、專用處理器和可擴展架構(gòu)，以支撐數(shù)據(jù)密集型工作負載。隨著AI模型規(guī)模和復雜度不斷攀升，傳統(tǒng)基礎(chǔ)設施已難以滿足需求，因此對AI超級計算的需求快速增長。

2、FPGA的機遇點

機遇點1：承擔AI超算中的數(shù)據(jù)流預處理和輔助計算任務

在高性能計算與人工智能基礎(chǔ)設施領(lǐng)域，CPU與GPU正面臨著日益嚴峻的“內(nèi)存墻”與“I/O 墻”挑戰(zhàn)。在大模型訓練與推理過程中，數(shù)據(jù)搬運產(chǎn)生的能耗與延遲往往超過計算任務本身。為了解決這一痛點，F(xiàn)PGA被廣泛部署在網(wǎng)絡接口與計算單元之間，充當數(shù)據(jù)守門人的角色。通過內(nèi)聯(lián)處理技術(shù)，F(xiàn)PGA能夠在數(shù)據(jù)進入GPU或CPU之前，直接在傳輸路徑上完成解包、清洗及格式轉(zhuǎn)換等預處理任務。這種近數(shù)據(jù)計算架構(gòu)能夠有效剔除噪聲數(shù)據(jù)，解決人工智能訓練中常見的“垃圾進，垃圾出”問題，從而顯著降低主處理器的無效負載，緩解大規(guī)模智算集群中的互連瓶頸。

機遇點2：構(gòu)建可編程AI數(shù)據(jù)中心網(wǎng)絡的關(guān)鍵器件

AI集群對網(wǎng)絡延遲、帶寬與擁塞控制要求極高，F(xiàn)PGA能實現(xiàn)RoCE/IB卸載、流量整形、虛擬化隔離與安全加速，是構(gòu)建高性能AI數(shù)據(jù)中心網(wǎng)絡和智能網(wǎng)卡（Smart NIC）的核心組件。這類能力對于國產(chǎn)自主可控數(shù)據(jù)中心具有重要意義。

（三）機密計算

1、核心概念與成因

機密計算通過基于硬件的可信執(zhí)行環(huán)境（TEE），在數(shù)據(jù)“使用中”的處理過程中提供保護，防止未授權(quán)訪問，包括防止云服務提供商本身的訪問風險。隨著隱私法規(guī)日趨嚴格、數(shù)據(jù)本地化要求增強，加上AI應用普及，使得“數(shù)據(jù)使用過程中的安全保障”愈發(fā)關(guān)鍵。機密計算為敏感工作負載提供安全的云端處理方式，并支撐合規(guī)管理。

2、FPGA的機遇點

機遇點1：構(gòu)建可定制的硬件級可信執(zhí)行環(huán)境

FPGA具備可編程邏輯與片上存儲資源，可以實現(xiàn)面向特定行業(yè)/場景定制的硬件TEE。通過在FPGA上構(gòu)建可審計的隔離執(zhí)行環(huán)境、訪問控制邏輯和安全狀態(tài)機，可以將敏感數(shù)據(jù)與模型運行封裝在可驗證的邏輯分區(qū)中，形成比通用CPU/GPU更細粒度、更靈活的安全邊界。同時，F(xiàn)PGA能在同一芯片內(nèi)集成國密算法（如SM2/SM3/SM4）加速、后量子密碼（PQC）算法加速以及加密存儲/傳輸鏈路等模塊，為金融、政務、軍工等對“國產(chǎn)可控+可定制密碼體系”有強需求的場景提供差異化能力，這是固定功能ASIC和通用GPU難以同時滿足的。

機遇點2：邊緣與行業(yè)設備中的本地機密計算節(jié)點

在工業(yè)控制、醫(yī)療設備、車載網(wǎng)關(guān)等物理環(huán)境中，數(shù)據(jù)往往無法完全上傳云端，機密計算需要在設備本地完成。FPGA可作為邊緣計算節(jié)點上的安全計算節(jié)點，既承擔實時信號處理、協(xié)議轉(zhuǎn)換，又內(nèi)建加解密、身份認證與訪問控制，保證數(shù)據(jù)在“采集—處理—上傳”全鏈路中的機密性與完整性。通過遠程安全更新機制，還可以在不更換硬件的前提下，迭代密碼算法和安全策略，降低長期合規(guī)風險。

（四）多智能體系統(tǒng)（MAS）

1、核心概念與成因

多智能體系統(tǒng)通過多個專業(yè)AI智能體的協(xié)同合作來完成復雜工作流。每個智能體各負其責，與單體式AI方案相比，多智能體系統(tǒng)能顯著提升效率和可擴展性。單一智能體在多步驟任務中的表現(xiàn)有限，而MAS提供了模塊化自動化和跨平臺集成的新路徑。Gartner數(shù)據(jù)顯示，2024年一季度至2025年二季度，關(guān)于MAS的咨詢量增長1445%，反映出企業(yè)興趣的快速攀升。

2、FPGA的機遇點

機遇點1：承載多智能體在物理世界中的并發(fā)推理與實時控制

當MAS從純軟件環(huán)境走向工業(yè)生產(chǎn)、機器人和自動駕駛等物理場景時，多個智能體必須在毫秒甚至微秒級對傳感器輸入做出決策與控制。FPGA在確定性時延、多通路并行處理和低抖動響應方面具有天然優(yōu)勢，可同時實現(xiàn)多傳感器數(shù)據(jù)融合、狀態(tài)機控制、輕量模型推理以及安全互鎖邏輯，既滿足MAS對實時性的苛刻要求，又兼顧功耗與可靠性。因此，在“多智能體+物理AI”的組合趨勢下，F(xiàn)PGA/SoCFPGA是控制與感知側(cè)的重要硬件承載平臺。

機遇點2：多智能體驅(qū)動的硬件開發(fā)自動化流程

在開發(fā)流程中，多智能體系統(tǒng)可以把“架構(gòu)設計—模塊劃分—RTL編寫—lint—仿真—綜合—時序分析—板級調(diào)試”等環(huán)節(jié)映射為多個AI代理：由設計Agent從自然語言規(guī)格生成模塊與接口，編碼Agent生成RTL、約束與腳本，驗證Agent自動生成測試用例并調(diào)用仿真器分析波形，修復Agent根據(jù)報錯修改代碼，優(yōu)化Agent則結(jié)合設計手冊與歷史項目進行PPA優(yōu)化。隨著這類MAS+EDA流程成熟，F(xiàn)PGA將成為這套自動化系統(tǒng)的首選試驗場與目標平臺，使傳統(tǒng)“多崗位工程師協(xié)作”逐步演化為“多AI代理協(xié)作”，顯著壓縮設計迭代周期與人力成本。

（五）特定領(lǐng)域語言模型（DSLM）

1、核心概念與成因

特定領(lǐng)域語言模型是基于某一行業(yè)或業(yè)務功能的數(shù)據(jù)集訓練的AI模型，相比通用大語言模型，能夠在該領(lǐng)域提供更高的準確性和合規(guī)性。DSLM在金融、醫(yī)療、人力資源等關(guān)鍵工作流中，有助于減少錯誤、加快部署并降低成本。

2、FPGA的機遇點

機遇點1：RTL/Verilog/VHDL專用DSLM成為FPGA開發(fā)的新“編譯器”

FPGA/ASIC設計語言高度結(jié)構(gòu)化、語義規(guī)則明確，是訓練硬件領(lǐng)域DSLM的理想載體。面向RTL/Verilog/VHDL的DSLM可以自動生成可綜合代碼、修復語法和邏輯錯誤、派生testbench、約束與腳本，并在理解設計意圖的基礎(chǔ)上給出面積、時延和功耗優(yōu)化建議，相當于在傳統(tǒng)綜合與時序分析工具之上又疊加了一層“智能編譯器”。對于國產(chǎn)FPGA與EDA生態(tài)而言，自主可控的硬件DSLM既是效率工具，也是增強客戶粘性和生態(tài)鎖定的重要抓手。

機遇點2：構(gòu)建面向FPGA/EDA的RAG語料體系

要讓DSLM真正具備“高級工程師級別”的知識與經(jīng)驗，離不開對海量工程文檔、手冊以及歷史項目代碼庫的結(jié)構(gòu)化整理與索引。目前可直接用于RTL/Verilog/VHDL場景的高質(zhì)量RAG素材仍然嚴重不足，從設計手冊結(jié)構(gòu)化、IP參數(shù)語義標注、約束與腳本的知識圖譜，到錯誤案例與最佳實踐的整理，都需要大量前期投入。對于FPGA廠商和工具提供商而言，圍繞“硬件DSLM+專用RAG語料庫”構(gòu)建自有知識服務，將成為新的差異化護城河和長期數(shù)據(jù)資產(chǎn)。

未完待續(xù)