SN65LVDS94 LVDS 串行解串接收器：設(shè)計(jì)與應(yīng)用全解析

在當(dāng)今高速數(shù)據(jù)傳輸?shù)碾娮宇I(lǐng)域，LVDS（低電壓差分信號(hào)）技術(shù)憑借其高速度、低功耗和低電磁干擾等優(yōu)勢(shì)，成為了眾多工程師的首選。今天，我們就來深入探討德州儀器（TI）的一款優(yōu)秀 LVDS 串行解串接收器——SN65LVDS94。

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產(chǎn)品概述

SN65LVDS94 是一款高度集成的 LVDS 串行解串接收器，它將四個(gè)串行輸入 7 位并行輸出的移位寄存器、一個(gè) 7 倍時(shí)鐘合成器以及五個(gè)低電壓差分信號(hào)（LVDS）線路接收器集成在單一集成電路中。這種設(shè)計(jì)使得它能夠通過五條平衡對(duì)導(dǎo)體從兼容的發(fā)射器（如 SN65LVDS93 和 SN65LVDS95）接收同步數(shù)據(jù)，并將其擴(kuò)展為 28 位單端 LVTTL 同步數(shù)據(jù)，同時(shí)以較低的傳輸速率輸出。

關(guān)鍵特性

高速數(shù)據(jù)處理

支持高達(dá) 1.904 Gbps 的吞吐量，非常適合點(diǎn)對(duì)點(diǎn)子系統(tǒng)通信，能夠滿足大多數(shù)高速數(shù)據(jù)傳輸?shù)男枨蟆?/p>

低 EMI 特性

該接收器具有極低的電磁干擾（EMI），這對(duì)于對(duì)電磁環(huán)境要求較高的應(yīng)用場(chǎng)景來說至關(guān)重要，可以有效減少對(duì)其他設(shè)備的干擾。

單電源供電

僅需單一的 3.3V 電源供電，典型功耗為 250mW，并且在禁用狀態(tài)下功耗小于 1mW，具有出色的低功耗特性。

寬鎖相輸入頻率范圍

鎖相輸入頻率范圍為 20 MHz 至 68 MHz，能夠適應(yīng)不同的時(shí)鐘信號(hào)，為設(shè)計(jì)帶來了更大的靈活性。

高可靠性設(shè)計(jì)

總線引腳能夠承受 4KV 的 HBM ESD，提供了一定的靜電防護(hù)能力，并且滿足或超過 ANSI EIA/TIA - 644 標(biāo)準(zhǔn)，保證了產(chǎn)品的可靠性和兼容性。

無需外部組件

PLL（鎖相環(huán)）無需外部組件，簡(jiǎn)化了電路設(shè)計(jì)，降低了成本和 PCB 空間。

功能實(shí)現(xiàn)原理

當(dāng)接收器工作時(shí)，高速 LVDS 數(shù)據(jù)以 7 倍于 LVDS 輸入時(shí)鐘（CLKIN）的速率被接收并加載到寄存器中。然后，數(shù)據(jù)以 CLKIN 的速率卸載到 28 位寬的 LVTTL 并行總線上。片內(nèi)的鎖相環(huán)時(shí)鐘合成器電路會(huì)生成一個(gè) 7 倍時(shí)鐘用于內(nèi)部時(shí)鐘，同時(shí)為擴(kuò)展數(shù)據(jù)生成一個(gè)輸出時(shí)鐘。SN65LVDS94 在輸出時(shí)鐘（CLKOUT）的上升沿呈現(xiàn)有效數(shù)據(jù)。

電氣特性與工作條件

絕對(duì)最大額定值

在使用過程中，需要注意一些絕對(duì)最大額定值，如電源電壓范圍為 -0.3V 至 4V，任何端子（除 SHTDN 外）的電壓范圍為 -0.5V 至 Vcc + 0.5V，SHTDN 端子的電壓范圍為 -0.5V 至 Vcc + 3V 等。超出這些額定值可能會(huì)導(dǎo)致設(shè)備永久性損壞。

功耗評(píng)級(jí)

不同的封裝在不同溫度下有不同的功耗評(píng)級(jí)。以 DGG 封裝為例，在 T ≤ 25℃ 時(shí)功率評(píng)級(jí)為 1377mW，隨著溫度升高，功率評(píng)級(jí)會(huì)相應(yīng)下降。

推薦工作條件

推薦的電源電壓為 3V 至 3.6V，標(biāo)稱值為 3.3V；SHTDN 引腳的高電平輸入電壓最小為 2V，低電平輸入電壓最大為 0.8V；差分輸入電壓的幅值范圍為 0.1V 至 0.6V 等。

應(yīng)用案例

16 位總線擴(kuò)展

在 16 位總線應(yīng)用中，TTL 數(shù)據(jù)和時(shí)鐘從與背板總線接口的總線收發(fā)器到達(dá) LVDS 串行器的 Tx 并行輸入。片內(nèi) PLL 將時(shí)鐘與輸入的并行數(shù)據(jù)同步，數(shù)據(jù)經(jīng)過多路復(fù)用后轉(zhuǎn)換為 LVDS 信號(hào)傳輸。在接收器端，恢復(fù) LVDS 數(shù)據(jù)和時(shí)鐘并轉(zhuǎn)換回 TTL 信號(hào)，再經(jīng)過解復(fù)用為并行格式。

帶奇偶校驗(yàn)的 16 位總線擴(kuò)展

在上述應(yīng)用的基礎(chǔ)上，增加了奇偶校驗(yàn)位。發(fā)送端的收發(fā)器/奇偶校驗(yàn)生成器對(duì)數(shù)據(jù)進(jìn)行奇偶計(jì)算，并將計(jì)算結(jié)果與數(shù)據(jù)一起發(fā)送。接收端的收發(fā)器/奇偶校驗(yàn)生成器進(jìn)行奇偶計(jì)算并與接收到的奇偶位進(jìn)行比較，如果檢測(cè)到不匹配則會(huì)斷言奇偶錯(cuò)誤輸出。

低成本虛擬背板收發(fā)器

通過在子系統(tǒng)序列化鏈路的兩個(gè)方向上實(shí)現(xiàn)單獨(dú)的 LVDS 串行解串芯片組，可以實(shí)現(xiàn)虛擬背板收發(fā)器（VBT）的概念。根據(jù)具體應(yīng)用，設(shè)計(jì)者可以在其中加入奇偶校驗(yàn)和控制信號(hào)延遲線等功能，通過合理配置時(shí)鐘和控制線可以實(shí)現(xiàn)半雙工或全雙工操作。

總結(jié)

SN65LVDS94 以其出色的性能和豐富的功能，為電子工程師在高速數(shù)據(jù)傳輸領(lǐng)域提供了一個(gè)可靠的解決方案。無論是在高速總線擴(kuò)展還是虛擬背板等應(yīng)用中，它都能發(fā)揮出重要的作用。在實(shí)際設(shè)計(jì)中，工程師們需要根據(jù)具體的應(yīng)用需求，合理選擇工作條件，并充分考慮其電氣特性和應(yīng)用場(chǎng)景，以確保系統(tǒng)的穩(wěn)定性和可靠性。你在使用類似 LVDS 接收器的過程中遇到過哪些挑戰(zhàn)呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)。