深度解析TLK10031單通道XAUI/10GBASE - KR收發(fā)器

在高速數(shù)據(jù)傳輸領(lǐng)域，TLK10031單通道XAUI/10GBASE - KR收發(fā)器是一款備受關(guān)注的產(chǎn)品。它在高速雙向點(diǎn)對(duì)點(diǎn)數(shù)據(jù)傳輸系統(tǒng)中發(fā)揮著重要作用，下面我們就來詳細(xì)了解一下這款收發(fā)器。

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一、設(shè)備概述

1.1 特性亮點(diǎn)

TLK10031是一款單通道多速率收發(fā)器，支持10GBASE - KR、XAUI和1GBASE - KX以太網(wǎng)標(biāo)準(zhǔn)，還能支持所有CPRI和OBSAI數(shù)據(jù)速率，最高可達(dá)10 Gbps。其高速側(cè)數(shù)據(jù)速率最高可達(dá)10.3125 Gbps，低速側(cè)最高可達(dá)5 Gbps，并且在高速和低速側(cè)都采用了差分CML I/O接口，可與背板、無源和有源銅纜或SFP +光模塊進(jìn)行接口連接。

它還具有可選擇的參考時(shí)鐘和多種輸出時(shí)鐘選項(xiàng)，支持PRBS、CRPAT、CJPAT、高/低/混合頻率模式以及KR偽隨機(jī)模式的生成和驗(yàn)證，還能進(jìn)行方波生成。這些特性使得它在不同的應(yīng)用場(chǎng)景中都能展現(xiàn)出強(qiáng)大的適應(yīng)性。

1.2 應(yīng)用場(chǎng)景廣泛

這款收發(fā)器適用于10GBASE - KR兼容的背板鏈路、10千兆以太網(wǎng)交換機(jī)、路由器和網(wǎng)絡(luò)接口卡等。它支持?jǐn)?shù)據(jù)重定時(shí)操作，擁有兩個(gè)電源（1V核心電源和1.5或1.8V I/O電源），且無需電源時(shí)序要求。同時(shí)，它還具備發(fā)射去加重和接收自適應(yīng)均衡功能，能延長(zhǎng)背板/電纜的傳輸距離，支持10G - KR鏈路訓(xùn)練、前向糾錯(cuò)、自動(dòng)協(xié)商以及巨型數(shù)據(jù)包支持。此外，它還擁有JTAG和IEEE 1149.1測(cè)試接口，采用65nm先進(jìn)CMOS技術(shù)，能在工業(yè)環(huán)境溫度（ - 40°C至85°C）下工作，功耗標(biāo)稱值為800 mW。

1.3 工作模式多樣

TLK10031主要有三種工作模式。在10GBASE - KR模式下，它能對(duì)低速度側(cè)輸入的XAUI數(shù)據(jù)進(jìn)行序列化，并以64B/66B編碼格式在高速側(cè)輸出；同時(shí)也能對(duì)高速側(cè)輸入的64B/66B編碼數(shù)據(jù)進(jìn)行反序列化，以XAUI 8B/10B格式在低速側(cè)輸出，還支持鏈路訓(xùn)練和前向糾錯(cuò)。

在通用SERDES模式下，它能進(jìn)行2:1和4:1的序列化以及1:2和1:4的反序列化操作，低速側(cè)數(shù)據(jù)速率范圍為0.5 Gbps至5 Gbps，高速側(cè)為1 Gbps至10 Gbps，也支持1:1重定時(shí)模式，但速率限制在1 Gbps至5 Gbps。

另外，它還支持1G - KX（1.25 Gbps）模式，可通過軟件配置或自動(dòng)協(xié)商啟用，若使用軟件配置，支持高達(dá)3.125 Gbps的數(shù)據(jù)速率。

二、引腳配置與功能

2.1 引腳屬性

TLK10031采用13mm x 13mm、144引腳的PBGA封裝，引腳具有多種功能。例如，HSTXAP/HSTXAN是高速發(fā)送輸出引腳，HSRXAP/HSRXAN是高速接收輸入引腳，INA[3:0]P/N是低速輸入引腳，OUTA[3:0]P/N是低速輸出引腳。

還有LOSA引腳用于接收信號(hào)丟失指示，LS_OK_IN_A和LS_OK_OUT_A分別用于接收和發(fā)送車道對(duì)齊狀態(tài)指示。此外，還有眾多控制和監(jiān)測(cè)信號(hào)引腳，如PRBSEN用于使能PRBS，PRBS_PASS用于指示PRBS接收無錯(cuò)誤等。

2.2 電源引腳

電源引腳方面，VDDA_LS/HS為SERDES模擬電源，VDDT_LS/HS為SERDES模擬電源提供端接和供電，VDDD為SERDES數(shù)字電源，DVDD為數(shù)字核心電源，VDDRA_LS/HS為SERDES模擬調(diào)節(jié)器電源，VDDO[1:0]為L(zhǎng)VCMOS I/O電源，VPP為工廠編程電壓，VSS為接地引腳。

三、規(guī)格參數(shù)

3.1 絕對(duì)最大額定值

在工作的自由空氣溫度范圍內(nèi)，DVDD、VDD_LS/HS、VDDT_LS/HS、VPP、VDDD的電源電壓范圍為 - 0.3V至1.4V，VDDR_LS/HS、VDDO[1:0]為 - 0.3V至2.2V，輸入電壓VI（LVCMOS、CML、模擬）為 - 0.3V至電源電壓 + 0.3V，工作結(jié)溫最高為105°C，表征的自由空氣工作溫度范圍為 - 40°C至85°C，存儲(chǔ)溫度為 - 65°C至150°C。

3.2 ESD額定值

人體模型（HBM）為±1000V，帶電設(shè)備模型（CDM）為±500V。

3.3 推薦工作條件

數(shù)字/模擬電源電壓VDDD、VDD_LS/HS、DVDD、VDDT_LS/HS、VPP標(biāo)稱值為1.00V，范圍在0.95V至1.05V；SERDES PLL調(diào)節(jié)器電壓1.5V標(biāo)稱時(shí)范圍為1.425V至1.575V，1.8V標(biāo)稱時(shí)范圍為1.71V至1.89V；LVCMOS I/O電源電壓1.5V標(biāo)稱時(shí)范圍為1.425V至1.575V，1.8V標(biāo)稱時(shí)范圍為1.71V至1.89V。

3.4 電氣特性

高速側(cè)串行發(fā)送器的輸出差分峰 - 峰電壓擺幅可通過SWING設(shè)置進(jìn)行調(diào)節(jié)，范圍從50mV pp到1740mV pp不等。同時(shí)，還規(guī)定了預(yù)/后光標(biāo)強(qiáng)調(diào)電壓、輸出共模電壓、對(duì)內(nèi)輸出偏斜、差分輸出信號(hào)上升/下降時(shí)間、串行輸出總抖動(dòng)等參數(shù)。

高速側(cè)串行接收器對(duì)輸入差分電壓、輸入電容、抖動(dòng)容限、差分輸入回波損耗等都有相應(yīng)的要求和規(guī)范。

低速側(cè)串行發(fā)送器和接收器也有各自的電氣特性，如輸出差分峰 - 峰電壓擺幅、去加重電壓、輸出共模電壓等。

LVCMOS（VDDO）和時(shí)鐘的電氣特性也在文檔中有詳細(xì)說明，包括高/低電平輸出電壓、輸入電流、輸入電容等參數(shù)。

四、詳細(xì)功能描述

4.1 數(shù)據(jù)路徑概述

在10GBASE - KR模式下，發(fā)送數(shù)據(jù)路徑會(huì)對(duì)低速度側(cè)輸入的XAUI數(shù)據(jù)進(jìn)行處理，包括反序列化、字節(jié)對(duì)齊、8B/10B解碼、時(shí)鐘容差補(bǔ)償、64B/66B編碼和加擾等操作，最終在高速側(cè)輸出。接收數(shù)據(jù)路徑則相反，對(duì)高速側(cè)輸入的64B/66B編碼數(shù)據(jù)進(jìn)行反序列化、對(duì)齊、解擾、64B/66B解碼、8B/10B編碼等操作后在低速側(cè)輸出。

4.2 關(guān)鍵功能模塊

• 通道同步塊：通過檢測(cè)K28.5字符中的逗號(hào)模式，將接收到的串行數(shù)據(jù)與原始字節(jié)邊界對(duì)齊，確保數(shù)據(jù)正確解碼。
• 8B/10B編碼器和解碼器：編碼器將8位數(shù)據(jù)轉(zhuǎn)換為10位編碼數(shù)據(jù)，提高數(shù)據(jù)的轉(zhuǎn)換密度和時(shí)鐘恢復(fù)能力；解碼器則將10位編碼數(shù)據(jù)轉(zhuǎn)換回8位數(shù)據(jù)，當(dāng)檢測(cè)到解碼錯(cuò)誤時(shí)會(huì)在狀態(tài)寄存器中報(bào)告，并根據(jù)LOS覆蓋選擇情況斷言LOS引腳。
• 64B/66B編碼器/加擾器和解碼器/解擾器：編碼器對(duì)從MAC層接收到的數(shù)據(jù)進(jìn)行64B/66B編碼和加擾操作；解碼器則進(jìn)行相反的解擾和解碼操作，同時(shí)處理無效塊有效負(fù)載。
• 前向糾錯(cuò)（FEC）：可選啟用，遵循IEEE 802.3 - 2008標(biāo)準(zhǔn)，能糾正長(zhǎng)達(dá)11位的突發(fā)錯(cuò)誤，在發(fā)送和接收數(shù)據(jù)路徑中都有相應(yīng)的邏輯模塊。
• 發(fā)送和接收齒輪箱：發(fā)送齒輪箱將66位編碼、加擾后的數(shù)據(jù)轉(zhuǎn)換為16位寬的數(shù)據(jù)，以便發(fā)送到物理介質(zhì)附件（PMA）設(shè)備；接收齒輪箱則確定66位碼字在輸入數(shù)據(jù)流中的邊界，并將其組裝成66位碼字后交給64B/66B解碼器。
• XAUI車道對(duì)齊/代碼生成（XAUI PCS）：處理XAUI接口中車道之間的最大30 UI的偏斜，通過特定的狀態(tài)機(jī)實(shí)現(xiàn)車道對(duì)齊。
• 時(shí)鐘容差補(bǔ)償（CTC）：通過插入或刪除空閑字符來補(bǔ)償XAUI接口兩側(cè)時(shí)鐘頻率的差異，可對(duì)CTC FIFO深度和高低水位閾值進(jìn)行配置，以優(yōu)化最大時(shí)鐘容差和數(shù)據(jù)包長(zhǎng)度。

4.3 設(shè)備功能模式

• 10GBASE - KR模式：根據(jù)MODE_SEL和ST引腳設(shè)置以及MDIO寄存器1E.0001位10確定，數(shù)據(jù)在發(fā)送和接收路徑中經(jīng)過一系列處理，實(shí)現(xiàn)高速數(shù)據(jù)傳輸。
• 1G - KX模式：通道同步塊用于將反序列化信號(hào)與10位字邊界對(duì)齊，8B/10B編碼器和解碼器可選擇旁路，TX CTC塊作為具有添加和刪除功能的FIFO，補(bǔ)償時(shí)鐘差異。
• 通用（10G）SERDES模式：在該模式下，發(fā)送數(shù)據(jù)路徑對(duì)低速度側(cè)的8B/10B編碼串行數(shù)據(jù)進(jìn)行處理，包括反序列化、字節(jié)對(duì)齊、8B/10B解碼、車道對(duì)齊等操作后在高速側(cè)輸出；接收數(shù)據(jù)路徑則相反。同時(shí)，該模式還支持通道同步、8B/10B編碼和解碼、車道對(duì)齊方案等功能。

五、寄存器映射

文檔中詳細(xì)介紹了眾多寄存器，包括全局控制、通道控制、SERDES控制、覆蓋控制、環(huán)回測(cè)試模式控制、配置控制、時(shí)鐘控制、復(fù)位控制、通道狀態(tài)、錯(cuò)誤計(jì)數(shù)器等寄存器。這些寄存器用于對(duì)設(shè)備的各種功能進(jìn)行配置、控制和監(jiān)測(cè)，每個(gè)寄存器的位定義和功能都有明確的說明，工程師可以根據(jù)實(shí)際需求進(jìn)行相應(yīng)的設(shè)置。

六、應(yīng)用與實(shí)現(xiàn)

6.1 應(yīng)用信息

TLK10031可用于將XAUI（低速端口）和10GBASE - R信號(hào)進(jìn)行轉(zhuǎn)換，高速側(cè)滿足10GBASE - KR物理層標(biāo)準(zhǔn)，適用于PCB背板上的10 Gbps數(shù)據(jù)傳輸，也可用于光物理層，如10GBASE - SR或10GBASE - LR，通過與需要SFI或XFI電氣信號(hào)的光模塊接口。

6.2 典型應(yīng)用

在路由器機(jī)箱內(nèi)，TLK10031可用于支持10 Gbps以太網(wǎng)數(shù)據(jù)在背板上的傳輸，連接網(wǎng)絡(luò)處理器或MAC與交換機(jī)ASIC。設(shè)計(jì)時(shí)需要滿足10GBASE - KR和XAUI接口的相關(guān)要求，如信號(hào)速率、差分峰 - 峰輸出電壓、總抖動(dòng)、編碼、加擾、自動(dòng)協(xié)商、鏈路訓(xùn)練等。

6.3 詳細(xì)設(shè)計(jì)步驟

• 電源供電：通過1V（標(biāo)稱）電源為VDDD、VDDA、DVDD、VDDT和VPP供電，通過1.5V或1.8V（標(biāo)稱）電源為VDDR和VDDO供電，電源精度應(yīng)在5%或更好，注意避免PCB電源分配網(wǎng)絡(luò)的電阻損耗導(dǎo)致電壓低于規(guī)格。
• 參考時(shí)鐘：提供差分參考時(shí)鐘到REFCLK0P/N或REFCLK1P/N輸入端口，時(shí)鐘信號(hào)應(yīng)AC耦合，差分幅度在250mV至2000mV峰 - 峰之間，對(duì)于10GBASE - R應(yīng)用，時(shí)鐘頻率應(yīng)為156.25 MHz或312.5 MHz，精度為100 ppm，盡量降低參考時(shí)鐘的抖動(dòng)。
• 布局布線：所有串行輸入和輸出應(yīng)遵循高速信號(hào)完整性的最佳實(shí)踐進(jìn)行PCB布局，詳細(xì)的布局建議在文檔中有說明。

七、布局指南

7.1 高速數(shù)據(jù)路徑布局

• 信號(hào)傳輸線：高速數(shù)據(jù)路徑的CML輸入和輸出引腳應(yīng)使用松散耦合的100 - Ω差分傳輸線連接，最小化差分對(duì)內(nèi)偏斜，低速度信號(hào)的車道間偏斜最高可達(dá)30 UI。
• 阻抗匹配：高速串行信號(hào)應(yīng)在PCB的頂層或底層以微帶格式布線，避免阻抗不連續(xù)，盡量減少過孔的使用，若必須使用過孔，應(yīng)使其貫穿整個(gè)PCB厚度，去除未使用的內(nèi)部層過孔焊盤，以提高阻抗匹配。
• AC耦合：每個(gè)高速數(shù)據(jù)路徑引腳應(yīng)連接0.1 - uF的串聯(lián)AC耦合電容，若連接到具有內(nèi)部AC耦合電容的SFP/SFP +光模塊，則無需使用外部電容。

7.2 時(shí)鐘布局

• 參考時(shí)鐘：TLK10031需要低抖動(dòng)的參考時(shí)鐘，參考時(shí)鐘輸入引腳有內(nèi)部100 - Ω差分端接，無需外部端接，兩個(gè)參考時(shí)鐘輸入都應(yīng)AC耦合，優(yōu)選0.1 - μF電容。
• CLKOUT：CLKOUTAP/N CML輸出引腳必須AC耦合，使用0.1 - μF AC耦合電容。

7.3 控制引腳和接口布局

• MDIO接口：支持IEEE 802.3以太網(wǎng)規(guī)范的MDIO接口，MDIO引腳需要上拉到VDDO[1:0]，MDC引腳若由推挽MDIO主設(shè)備驅(qū)動(dòng)則無需上拉，若由開漏MDIO主設(shè)備驅(qū)動(dòng)則需要上拉到VDDO[1:0]。
• JTAG接口：主要用于設(shè)備測(cè)試，若不使用，除TDI和TCK必須接地外，其他引腳可留空。
• 未使用引腳：未使用的LVCMOS輸入引腳應(yīng)接地，未使用的LVCMOS輸出引腳可留空，未使用的CML差分輸出引腳可留空，未使用的CML差分輸入引腳應(yīng)通過共享的100 - Ω電阻接地。

八、總結(jié)

TLK10031單通道XAUI/10GBASE - KR收發(fā)器功能強(qiáng)大，具有多種工作模式和豐富的特性，適用于多種高速數(shù)據(jù)傳輸應(yīng)用場(chǎng)景。在設(shè)計(jì)過程中，需要嚴(yán)格遵循其規(guī)格參數(shù)和布局指南，以確保設(shè)備的正常運(yùn)行和性能優(yōu)化。各位工程師在實(shí)際應(yīng)用中，還需根據(jù)具體需求進(jìn)行進(jìn)一步的調(diào)試和優(yōu)化，你在使用這款收發(fā)器的過程中遇到過哪些問題呢？歡迎在評(píng)論區(qū)分享交流。