解析ADN2804：622 Mbps時鐘和數據恢復IC的卓越性能與應用指南

在高速數據通信領域，時鐘和數據恢復（CDR）IC扮演著關鍵角色。今天，我們將深入探討一款性能出色的CDR IC——ADN2804，它集成了限幅放大器，專為622 Mbps NRZ數據處理而設計，能滿足SONET等多種應用需求。

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一、ADN2804的關鍵特性

1. 卓越的抖動性能

ADN2804在抖動方面表現(xiàn)卓越，超過了SONET對抖動傳輸、生成和容限的要求。其量化器靈敏度典型值為3.3 mV，可有效應對信號中的抖動干擾，確保數據的準確恢復。

2. 靈活的參數調整

• 可調切片電平：切片電平可在±95 mV范圍內調整，能有效減輕放大自發(fā)輻射（ASE）噪聲或占空比失真的影響。
• 獨立的切片電平調整和LOS檢測：切片電平調整和信號丟失（LOS）檢測相互獨立，互不干擾，提高了系統(tǒng)的穩(wěn)定性和可靠性。

3. 便捷的時鐘恢復

采用專利時鐘恢復架構，無需外部參考時鐘即可自動鎖定622 Mbps數據，簡化了設計流程。

4. 低功耗與小封裝

• 單電源3.3 V供電，典型功耗僅423 mW，符合現(xiàn)代電子設備對低功耗的要求。
• 采用5 mm × 5 mm、32引腳的LFCSP無鉛封裝，節(jié)省了電路板空間。

二、工作原理剖析

ADN2804是一個延遲和鎖相環(huán)電路，用于從NRZ編碼數據流中恢復時鐘和重定時數據。它通過兩個獨立的反饋回路跟蹤輸入數據信號的相位，一個高速延遲鎖定回路使用壓控移相器跟蹤輸入抖動的高頻分量，另一個由VCO組成的相位控制回路跟蹤低頻分量。初始VCO頻率由第三個回路設置，該回路將VCO頻率與輸入數據頻率進行比較并設置粗調電壓，而抖動跟蹤鎖相環(huán)則通過微調控制VCO。這種設計使得ADN2804能夠同時提供寬帶抖動適應和窄帶抖動濾波功能，有效減少了抖動峰值，非常適合信號再生器應用。

三、功能模塊詳解

1. 頻率采集

ADN2804從數據中采集頻率，鎖檢測電路會比較VCO頻率和輸入數據頻率。當頻率差異超過1000 ppm時，LOL（鎖丟失）信號被置位，啟動頻率采集周期；當VCO頻率與數據頻率相差在250 ppm以內時，LOL信號復位。頻率環(huán)路需要在CF1和CF2引腳之間連接一個單外部電容，推薦使用0.47 μF ± 20%、X7R陶瓷芯片電容，其絕緣電阻應大于300 MΩ。

2. 限幅放大器

限幅放大器具有差分輸入（PIN/NIN），內部通過50 Ω電阻端接到片上電壓基準（VREF典型值為2.5 V）。輸入通常采用交流耦合，也可直流耦合，但需保證輸入共模電壓高于2.5 V。輸入失調經過工廠微調，典型靈敏度優(yōu)于3.3 mV，且漂移極小。

3. 切片調整

通過向SLICEP和SLICEN輸入施加高達±0.95 V的差分電壓輸入，可將量化器切片電平偏移±100 mV，以減輕ASE噪聲或占空比失真的影響。若無需調整切片電平，可將SLICEP和SLICEN連接到VEE。切片調整增益約為0.11 V/V。

4. 信號丟失（LOS）檢測

接收器前端的LOS檢測電路可檢測輸入信號電平是否低于用戶可調閾值，該閾值通過從引腳9（THRADJ）到VEE連接的單個外部電阻設置。若輸入電平低于編程的LOS閾值，LOS輸出引腳22將被置為邏輯1。LOS檢測器設計響應時間約為500 ns，但在交流耦合應用中，其響應時間受RC時間常數影響。LOS引腳默認高電平有效，可通過設置CTRLC[2]為1將其配置為低電平有效。此外，LOS檢測器具有約6 dB的電氣遲滯，可防止LOS引腳出現(xiàn)抖動。

5. 鎖檢測操作

鎖檢測有三種模式：

• 正常模式：ADN2804作為CDR，無需參考時鐘即可鎖定622 Mbps數據速率。當VCO頻率與輸入數據頻率相差在250 ppm以內時，LOL信號復位，DPLL開始工作以實現(xiàn)鎖相；若輸入頻率誤差超過1000 ppm，LOL信號重新置位，進入新的頻率采集周期。
• REFCLK模式：使用參考時鐘輔助鎖定VCO。通過設置CTRLA[0]為1啟用該模式，并設置CTRLA[7, 6]和CTRLA[5:2]來設置參考頻率范圍和數據速率與參考頻率的分頻比。當VCO頻率與期望頻率相差在250 ppm以內時，LOL信號復位；若頻率誤差超過1000 ppm，重新進行頻率采集。
• 靜態(tài)LOL模式：該模式可指示是否曾經發(fā)生過鎖丟失情況。I2C寄存器位MISC[4]為靜態(tài)LOL位，發(fā)生鎖丟失時該位被置為邏輯高，即使重新鎖定，該位仍保持高電平，直到手動復位。通過將I2C寄存器位CTRLB[7]置為1，LOL引腳將成為靜態(tài)LOL指示器。

6. 靜音模式

ADN2804的SQUELCH引腳有兩種模式：

• 數據輸出和時鐘輸出靜音模式：當CTRLC[1]為0（默認模式）時，SQUELCH輸入引腳27為高電平時，數據輸出（DATAOUTN和DATAOUTP）和時鐘輸出（CLKOUTN和CLKOUTP）都被置為零狀態(tài)，以抑制下游處理。
• 數據輸出或時鐘輸出靜音模式：當CTRLC[1]為1時，SQUELCH輸入為高電平時，DATAOUTN和DATAOUTP引腳被靜音；SQUELCH輸入為低電平時，CLKOUTN和CLKOUTP引腳被靜音，適用于不需要恢復時鐘的中繼器應用。

7. I2C接口

ADN2804支持2線、I2C兼容的串行總線，可驅動多個外設。它有兩個可能的7位從地址，用于讀寫操作。主設備通過I2C總線控制ADN2804時，需遵循特定的協(xié)議，包括起始條件、地址傳輸、應答位等。通過I2C接口還可實現(xiàn)LOS配置（設置LOS引腳為高電平或低電平有效）和系統(tǒng)復位（啟動新的頻率采集）等功能。

四、參考時鐘（可選）

ADN2804進行時鐘和數據恢復時無需參考時鐘，但提供了對可選參考時鐘的支持。參考時鐘可差分或單端驅動，若不使用參考時鐘，REFCLKP應連接到VCC，REFCLKN可浮空或連接到VEE。參考時鐘有兩種使用模式：

1. 鎖定到參考模式

通過將I2C寄存器位CTRLA[0]置為1啟用該模式，ADN2804將根據參考時鐘鎖定到特定頻率，滿足公式[Data Rate / 2^{CTRLA(5: 2)} = REFCLK / 2^{CTRLA[7,6]}]。用戶需根據數據速率提供合適的參考時鐘，默認期望參考時鐘為19.44 MHz，還可選擇38.88 MHz、77.76 MHz和155.52 MHz，通過編程CTRLA[7, 6]進行選擇，CTRLA[5:2]通常設置為[0101]。在此模式下，若ADN2804失去鎖定，它將重新鎖定到參考時鐘并繼續(xù)輸出穩(wěn)定時鐘。

2. 測量數據頻率模式

通過將I2C寄存器位CTRLA[1]置為1啟用該模式，ADN2804將比較輸入數據頻率和參考時鐘頻率，并以0.01%（100 ppm）的精度返回兩者的頻率比。參考時鐘頻率范圍為10 MHz至160 MHz，使用前需根據參考時鐘頻率設置CTRLA[7, 6]。測量數據速率的步驟包括：將CTRLA[1]置為1啟用測量功能；通過將CTRLB[3]先置為1再置為0來復位MISC[2]以啟動新的數據速率測量；讀取MISC[2]判斷測量是否完成；若完成，從FREQ2[6:0]、FREQ1[7:0]和FREQ0[7:0]讀取數據速率。需注意，只有當LOL為低電平時，數據速率讀取才有效。

五、應用信息與設計指南

1. PCB設計指南

• 電源和接地連接：建議使用一個低阻抗接地平面，VEE引腳應直接焊接到接地平面以減少串聯(lián)電感。在3.3 V電源進入PCB處，建議使用一個22 μF電解電容，同時在ADN2804的VCC和VEE引腳之間盡可能靠近VCC引腳放置0.1 μF和1 nF陶瓷芯片電容。若通過過孔連接電源和接地，使用多個過孔并聯(lián)可減少串聯(lián)電感。
• 傳輸線：為減少反射，所有具有高頻輸入和輸出信號的引腳（如PIN、NIN、CLKOUTP、CLKOUTN、DATAOUTP、DATAOUTN等）應使用50 Ω傳輸線。同時，PIN/NIN輸入走線、CLKOUTP/CLKOUTN和DATAOUTP/DATAOUTN輸出走線的長度應匹配，以避免差分走線之間的偏斜。
• 焊接指南：32引腳LFCSP封裝的焊盤設計有特定要求，PCB焊盤應比封裝焊盤長0.1 mm、寬0.05 mm，并確保焊盤居中。芯片底部的暴露焊盤應通過塞孔連接到VEE，以防止回流焊時焊料泄漏。
• 交流耦合電容選擇：選擇輸入（PIN、NIN）和輸出（DATAOUTP、DATAOUTN）的交流耦合電容時，需考慮信號路徑中兩個50 Ω電阻形成的時間常數。當存在大量連續(xù)相同數字（CID）時，電容電壓可能因基線漂移而下垂，導致與模式相關的抖動（PDJ）。用戶需根據可容忍的下垂量選擇電容值，并根據電容選擇近似估算PDJ。

2. 直流耦合應用

ADN2804的輸入也可采用直流耦合，適用于突發(fā)模式應用，因為這種應用中存在長時間的CID，不能容忍基線漂移。但采用直流耦合時，需注意不違反ADN2804的輸入范圍和共模電平要求。若TIA的輸出電平不符合要求，可能需要進行電平轉換和/或在TIA輸出和ADN2804輸入之間放置衰減器。

六、總結

ADN2804憑借其卓越的抖動性能、靈活的參數調整、便捷的時鐘恢復和低功耗等特性，成為622 Mbps數據處理應用中的理想選擇。在設計過程中，遵循正確的PCB設計指南和應用注意事項，能夠充分發(fā)揮其性能優(yōu)勢，為高速數據通信系統(tǒng)的穩(wěn)定運行提供有力保障。各位電子工程師在實際應用中，不妨深入研究其特性和工作原理，以實現(xiàn)更優(yōu)化的設計方案。你在使用類似CDR IC時遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享。