賽靈思正式推出 Versal ACAP，這是一個完全支持軟件編程的異構(gòu)計(jì)算平臺，可將標(biāo)量引擎、自適應(yīng)引擎和智能引擎相結(jié)合，實(shí)現(xiàn)顯著的性能提升，其速度超過當(dāng)前最高速的 FPGA 20 倍、比當(dāng)今最快的 CPU 實(shí)現(xiàn)快 100 倍，該平臺面向數(shù)據(jù)中心、有線網(wǎng)絡(luò)、5G 無線和汽車駕駛輔助應(yīng)用。

近期在半導(dǎo)體工藝領(lǐng)域涌現(xiàn)的技術(shù)挑戰(zhàn)阻礙了傳統(tǒng)上通用 (one-size-fits-all) 型 CPU 標(biāo)量計(jì)算引擎的擴(kuò)展。如圖 1 所示，半導(dǎo)體工藝頻率縮放的變化迫使標(biāo)準(zhǔn)計(jì)算單元愈發(fā)趨于并行。

因此，半導(dǎo)體工業(yè)正在探索替代特定領(lǐng)域的架構(gòu)，包括以往被歸入特定極端性能應(yīng)用的部分，如基于向量的處理 (DSP、GPU) 和完全并行可編程的硬件 (FPGA)。問題在于，哪種架構(gòu)最適合哪項(xiàng)任務(wù)？

推出 ACAP：面向并行異構(gòu)計(jì)算開展軟硬件優(yōu)化

ACAP 的特點(diǎn)在于它結(jié)合了新一代標(biāo)量引擎、自適應(yīng)引擎和智能引擎。NoC 通過存儲器映射接口將它們相連，總帶寬為 1Tb/s+。除 NoC 之外，可編程邏輯（和集成型 RAM 塊）支持的大量存儲器帶寬支持可編程存儲器架構(gòu)針對單個計(jì)算任務(wù)進(jìn)行層級優(yōu)化（避免了其他基于高速緩存計(jì)算單元固有的高時延和時延不確定性)。