PLL介紹

PLL，即鎖相環(huán)。簡單的理解，給PLL一一個(gè)時(shí)鐘輸入（--般是外部晶振時(shí)鐘），然后經(jīng)過PLL內(nèi)部的處理以后，在PLL的輸出端口就可以得到一定范圍的時(shí)鐘頻率。其之所以應(yīng)用廣泛，因?yàn)閺腜LL輸出得到的時(shí)鐘不僅僅從頻率和相位上比較穩(wěn)定，而且其時(shí)鐘網(wǎng)絡(luò)延時(shí)也相比內(nèi)部邏輯產(chǎn)生的分頻時(shí)鐘要小得多。”下面就如何配置一一個(gè)PLL做一些說明。

PLL的配置需求

假定設(shè)計(jì)者已經(jīng)新建了-一個(gè)工程，然后需要配置-一個(gè)PLL。該P(yáng)LL的輸入時(shí)鐘為FPGA外部的25MHz晶振，希望得到一個(gè)50MHz（輸入時(shí)鐘的2倍頻）的系統(tǒng)時(shí)鐘供FPGA內(nèi)部使用。該P(yáng)LL的輸入輸出接口如表5.22所示。

PLL設(shè)置序列

要使PLL初始化運(yùn)行，那么必須按步驟完成下面的序列：

1.如果PLL已被連接，則用一個(gè)饋送序列斷開與PLL的連接。

2.用一個(gè)饋送序列禁止PLL。

3.如果需要，在沒有PLL的情況下改變CPU時(shí)鐘分頻器設(shè)置來加速操作。

4.寫時(shí)鐘源選擇控制寄存器來改變時(shí)鐘源。

5.寫PLLCFG并用一個(gè)饋送序列使其有效。PLLCFG僅可在PLL被禁止時(shí)更新。

6.用一個(gè)饋送序列使能PLL。

7.改變CPU時(shí)鐘分頻器設(shè)置使之與PLL一起操作。在連接PLL之前完成這個(gè)操作是很重要的。

8.通過監(jiān)控PLLSTAT寄存器的PLOCK位或使用PLOCK中斷來等待PLL實(shí)現(xiàn)鎖定，或當(dāng)PLL的輸入時(shí)鐘為低（也就是32kHz）時(shí)等待一個(gè)固定的時(shí)間。當(dāng)PLL參考頻率（REFCLK的頻率FREF與預(yù)分頻器值分頻所得的PLL輸入頻率相等）少于100kHz或大于20MHz時(shí)，PLOCK的值可能不穩(wěn)定。在這些情況下，可以假設(shè)PLL在啟動時(shí)間過后穩(wěn)定下來。當(dāng)FREF大于400kHz時(shí)，這個(gè)時(shí)間為500μs；當(dāng)FREF少于400kHz時(shí)，這個(gè)時(shí)間為200/FREF秒。

9.用一個(gè)饋送序列連接PLL。

具體的PLL的配置步驟請跟著視頻操作。