工欲善其事，必先利其器。我們 Designer 最看重的就是，工具趁不趁手。FPGA/SoC 開(kāi)發(fā)，28nm 我們推薦您用 Vivado；20nm 開(kāi)發(fā)，您只能用 Vivado；16nm 開(kāi)發(fā)，Vivado 剛剛滴... 那怎么才能用好 Vivado 呢？
5 Vivado 中的 “邏輯調(diào)試” 功能詳解

學(xué)習(xí)如何使用 Vivado 設(shè)計(jì)套件中的 “邏輯調(diào)試（Logic Debug）”功能，以及如何在設(shè)計(jì)中添加邏輯調(diào)試 IP，如何使用 Vivado 邏輯分析器（Logic Analyzer）來(lái)操作該 IP。更多Vivado培訓(xùn)視頻，敬請(qǐng)?jiān)L問(wèn) http://china.xilinx.com/training/vivado。

6 UltraFAST 設(shè)計(jì)方法中 “Checklist”的使用

學(xué)習(xí)如何執(zhí)行 UltraFAST 設(shè)計(jì)方法中的”Checklist“功能來(lái)確保您的設(shè)計(jì)以及設(shè)計(jì)環(huán)境已為 Vivado 設(shè)計(jì)套件做好優(yōu)化?！盋hecklist“強(qiáng)調(diào)了許多在 UG949 中所提到的建議。它由一系列的，針對(duì)設(shè)計(jì)流程每一階段中的問(wèn)題和對(duì)應(yīng)措施組成。設(shè)計(jì)前確保設(shè)計(jì)或設(shè)計(jì)環(huán)境已為Vivado優(yōu)化將可以大大增加您的設(shè)計(jì)效率，同時(shí)減少設(shè)計(jì)收斂或處還能理工具的問(wèn)題所花的時(shí)間。