chinese直男口爆体育生外卖, 99久久er热在这里只有精品99, 又色又爽又黄18禁美女裸身无遮挡, gogogo高清免费观看日本电视,私密按摩师高清版在线,人妻视频毛茸茸,91论坛 兴趣闲谈,欧美 亚洲 精品 8区,国产精品久久久久精品免费

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

vivado仿真流程

FPGA學(xué)習(xí)筆記 ? 來源:數(shù)模電學(xué)習(xí)筆記 ? 作者:數(shù)模電學(xué)習(xí)筆記 ? 2023-07-18 09:06 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

vivado開發(fā)軟件自帶了仿真工具,下面將介紹vivado的仿真流程,方便初學(xué)者進(jìn)行仿真實(shí)驗(yàn)。

1、前期準(zhǔn)備工作

在上一篇博客中我們已經(jīng)詳細(xì)介紹了vivado建立工程的流程,有需要的朋友可以移步http://www.brongaenegriffin.com/d/2179253.html進(jìn)行查看;本次我們在建立的工程基礎(chǔ)上進(jìn)行仿真文件的添加和仿真演示。

2、添加仿真文件

第一步點(diǎn)擊Add Sources添加仿真文件,具體步驟如下:

wKgZomS1SbWAMPwAAABn9mEhlA4808.png

接下來點(diǎn)擊Add or create simulation sources,再點(diǎn)擊Next

wKgZomS1ScGAWBr7AABso7FcUlg926.png

點(diǎn)擊Create File創(chuàng)建文件

wKgaomS1ScyAcG-SAAAwqh52-Z8474.png

一般將其命名為文件名_tb,其中tb為testbench的縮寫,一般為仿真測試文件,再點(diǎn)擊OK

wKgaomS1SdaAPbL3AABxd2yGoSo325.png

最后點(diǎn)擊Finish完成文件創(chuàng)建

3、編寫仿真文件代碼

wKgZomS1SfSAbgMtAAA7_ioffIY323.png

之后在sim_1文件夾下可以找到創(chuàng)建的文件

wKgZomS1SfyAC4QfAAAO3gN_w4w078.png

在上述部分完成仿真代碼的編寫之后點(diǎn)擊保存按鈕

4、進(jìn)行仿真設(shè)置

wKgaomS1SgiAMKRmAAAw1R4tI5c888.png

鼠標(biāo)右鍵點(diǎn)擊SIMULATION,之后再點(diǎn)擊Simulation Settings

wKgZomS1ShKAfQVFAACwi8ml4eo162.png

上方紅框?yàn)榉抡孳浖?,我們選擇Vivado Simulator也即vivado自帶的仿真軟件;下方為仿真語言類型我們選擇Mixed也即混合型

wKgaomS1SiCAN-PaAACrGgtvseA693.png

在Simulation中所示位置可以調(diào)節(jié)仿真的步進(jìn)時(shí)長,此處設(shè)置為10ms;之后點(diǎn)擊OK完成設(shè)置

5、功能仿真

wKgZomS1SiqADQJMAAA3yJtWeTg035.png

點(diǎn)擊Run Simulation 之后點(diǎn)擊第一個(gè)Run Behavioral Simulation 進(jìn)行功能仿真

wKgaomS1SjaATtHmAAAibl2nZMM048.png

運(yùn)行結(jié)束后即可查看仿真結(jié)果并且進(jìn)行相應(yīng)的調(diào)節(jié)觀察仿真波形圖

審核編輯:湯梓紅

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
  • 仿真
    +關(guān)注

    關(guān)注

    52

    文章

    4359

    瀏覽量

    137253
  • 文件
    +關(guān)注

    關(guān)注

    1

    文章

    586

    瀏覽量

    25799
  • 開發(fā)軟件
    +關(guān)注

    關(guān)注

    1

    文章

    25

    瀏覽量

    13236
  • Vivado
    +關(guān)注

    關(guān)注

    19

    文章

    844

    瀏覽量

    70068
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    FPGA開發(fā)Vivado仿真設(shè)計(jì)案例分析

    、IES、VCS、Rivera-PRO和Active-HDl。 Vivado仿真流程如下圖所示: ? ? 仿真可以在設(shè)計(jì)階段的不同時(shí)間點(diǎn)進(jìn)行,主要包括如下三個(gè)階段: RTL級(jí)行為
    的頭像 發(fā)表于 12-31 11:44 ?5973次閱讀
    FPGA開發(fā)<b class='flag-5'>Vivado</b>的<b class='flag-5'>仿真</b>設(shè)計(jì)案例分析

    基于microblaze的vivado開發(fā)流程

    、SW撥碼開關(guān)以下是官網(wǎng)提供的資料鏈接:arty a7開發(fā)板資料Pmod DA4資料vivado安裝說明board files添加基于microblaze的vivado開發(fā)流程以下是在viva
    發(fā)表于 01-18 08:09

    基于linux系統(tǒng)實(shí)現(xiàn)的vivado調(diào)用VCS仿真教程

    在linux系統(tǒng)上實(shí)現(xiàn)vivado調(diào)用VCS仿真教程 作用:vivado調(diào)用VCS仿真可以加快工程的仿真和調(diào)試,提高效率。 前期準(zhǔn)備:確認(rèn)安
    的頭像 發(fā)表于 07-05 03:30 ?1.2w次閱讀
    基于linux系統(tǒng)實(shí)現(xiàn)的<b class='flag-5'>vivado</b>調(diào)用VCS<b class='flag-5'>仿真</b>教程

    Vivado設(shè)計(jì)之Tcl定制化的實(shí)現(xiàn)流程

    其實(shí)Tcl在Vivado中還有很多延展應(yīng)用,接下來我們就來討論如何利用Tcl語言的靈活性和可擴(kuò)展性,在Vivado中實(shí)現(xiàn)定制化的FPGA設(shè)計(jì)流程。 基本的FPGA設(shè)計(jì)實(shí)現(xiàn)流程 FPGA
    發(fā)表于 11-18 01:48 ?3955次閱讀
    <b class='flag-5'>Vivado</b>設(shè)計(jì)之Tcl定制化的實(shí)現(xiàn)<b class='flag-5'>流程</b>

    Vivado綜合引擎的增量綜合流程

    Vivado 2019.1 版本開始,Vivado 綜合引擎就已經(jīng)可以支持增量流程了。這使用戶能夠在設(shè)計(jì)變化較小時(shí)減少總的綜合運(yùn)行時(shí)間。
    發(fā)表于 07-21 11:02 ?2066次閱讀

    Vivado設(shè)計(jì)流程指導(dǎo)手冊

    Vivado 設(shè)計(jì)分為 Project Mode 和 Non-project Mode 兩種模式,一般簡單設(shè)計(jì)中,我們常用的是 Project Mode。在本手冊中,我們將以一個(gè)簡單的實(shí)驗(yàn)案例,一步一步的完成 Vivado的整個(gè)設(shè)計(jì)流程
    發(fā)表于 03-22 11:39 ?51次下載
    <b class='flag-5'>Vivado</b>設(shè)計(jì)<b class='flag-5'>流程</b>指導(dǎo)手冊

    Vivado設(shè)計(jì)流程指導(dǎo)說明

    Vivado 設(shè)計(jì)分為 Project Mode 和 Non-project Mode 兩種模式,一般簡單設(shè)計(jì)中,我們常用的是 Project Mode。在本手冊中,我們將以一個(gè)簡單的實(shí)驗(yàn)案例,一步一步的完成 Vivado的整個(gè)設(shè)計(jì)流程
    發(fā)表于 03-25 14:39 ?28次下載

    Vivado調(diào)用Questa Sim或ModelSim仿真小技巧

    Vivado調(diào)用Questa Sim或ModelSim仿真中存在的一些自動(dòng)化問題的解決方案。 Vivado調(diào)用Questa Sim仿真中存在的一些問題 首先說明一下Modelsim與Q
    的頭像 發(fā)表于 09-02 10:12 ?9712次閱讀
    <b class='flag-5'>Vivado</b>調(diào)用Questa Sim或ModelSim<b class='flag-5'>仿真</b>小技巧

    Xilinx FPGA Vivado開發(fā)流程介紹

    系統(tǒng)性的掌握技術(shù)開發(fā)以及相關(guān)要求,對(duì)個(gè)人就業(yè)以及職業(yè)發(fā)展都有著潛在的幫助,希望對(duì)大家有所幫助。本次帶來Vivado系列,Vivado開發(fā)軟件開發(fā)設(shè)計(jì)流程。話不多說,上貨。
    的頭像 發(fā)表于 02-21 09:16 ?4734次閱讀

    用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程

    今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進(jìn)階》系列:用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程。
    的頭像 發(fā)表于 05-05 09:44 ?1831次閱讀
    用TCL定制<b class='flag-5'>Vivado</b>設(shè)計(jì)實(shí)現(xiàn)<b class='flag-5'>流程</b>

    vivado創(chuàng)建工程流程

    vivado的工程創(chuàng)建流程對(duì)于大部分初學(xué)者而言比較復(fù)雜,下面將通過這篇博客來講解詳細(xì)的vivado工程創(chuàng)建流程。幫助自己進(jìn)行學(xué)習(xí)回顧,同時(shí)希望可以對(duì)有需要的初學(xué)者產(chǎn)生幫助。
    的頭像 發(fā)表于 07-12 09:26 ?3383次閱讀
    <b class='flag-5'>vivado</b>創(chuàng)建工程<b class='flag-5'>流程</b>

    Vivado調(diào)用Modelsim仿真

    Modelsim是十分常用的外部仿真工具,在Vivado中也可以調(diào)用Modelsim進(jìn)行仿真,下面將介紹如何對(duì)vivado進(jìn)行配置并調(diào)用Modelsim進(jìn)行
    的頭像 發(fā)表于 07-24 09:04 ?5060次閱讀
    <b class='flag-5'>Vivado</b>調(diào)用Modelsim<b class='flag-5'>仿真</b>

    Vivado設(shè)計(jì)套件用戶指南(設(shè)計(jì)流程概述)

    電子發(fā)燒友網(wǎng)站提供《Vivado設(shè)計(jì)套件用戶指南(設(shè)計(jì)流程概述).pdf》資料免費(fèi)下載
    發(fā)表于 09-15 09:55 ?2次下載
    <b class='flag-5'>Vivado</b>設(shè)計(jì)套件用戶指南(設(shè)計(jì)<b class='flag-5'>流程</b>概述)

    vivado主界面及設(shè)計(jì)流程

    Vivado設(shè)計(jì)主界面,它的左邊是設(shè)計(jì)流程導(dǎo)航窗口,是按照FPGA的設(shè)計(jì)流程設(shè)置的,只要按照導(dǎo)航窗口一項(xiàng)一項(xiàng)往下進(jìn)行,就會(huì)完成從設(shè)計(jì)輸入到最后下載到開發(fā)板上的整個(gè)設(shè)計(jì)流程。
    的頭像 發(fā)表于 09-17 15:40 ?4356次閱讀
    <b class='flag-5'>vivado</b>主界面及設(shè)計(jì)<b class='flag-5'>流程</b>

    vivado仿真時(shí)GSR信號(hào)的影響

    利用vivado進(jìn)行設(shè)計(jì)xilinx FPGA時(shí),寫完設(shè)計(jì)代碼和仿真代碼后,點(diǎn)擊run simulation(啟動(dòng)modelsim進(jìn)行仿真)。
    的頭像 發(fā)表于 08-30 14:22 ?842次閱讀
    <b class='flag-5'>vivado</b><b class='flag-5'>仿真</b>時(shí)GSR信號(hào)的影響