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      XL FPGA技術(shù)交流

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      （1）如果工程直接復(fù)制另一個(gè)工程，路徑一定要修改，建議重新eclipse工程。（2）clean Project
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      一、Efinity工程io_memoryClk是與存儲(chǔ)器接口共用的時(shí)鐘，需要連接正確。UART由于鈦金系列是有
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?1468次閱讀

      SOC GPIO操作

      sapphire Soc提供了兩個(gè)GPIO組每組有4個(gè)GPIO，定義為GPIO[3:0]，其中只有GPIO[1
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      Efinity軟件安裝-v5

      感謝朋友提供的視頻。1、軟件下載易靈思管網(wǎng)地址為https://www.elitestek.com最近一段時(shí)間
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?1834次閱讀

      常用時(shí)序約束使用說明-v1

      為了節(jié)省每層導(dǎo)入網(wǎng)表的時(shí)間，在設(shè)置中我們通常不會(huì)勾選Aoto Load place and route Dat
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 11-01 11:06 ?1003次閱讀

      自定義RISC V的bootloader-v2

      在生成SoC時(shí)，會(huì)生成一個(gè)預(yù)定義bootloader .bin文件，用于指定soc的工程運(yùn)行的地址，....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-31 12:37 ?1585次閱讀
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      易靈思鈦金系列加密方案-V1

      硬件設(shè)計(jì)要求? 在之前的版本中，加密是通過VCC_AUX來(lái)供電的。在新的版本中已經(jīng)通過單獨(dú)的VQPS....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-30 08:04 ?2295次閱讀
      易靈思鈦金系列加密方案-V1

      易靈思Efinity入門使用-v8

      Step1:點(diǎn)擊設(shè)置 Step2:在Top level project path中輸入路徑 ....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-23 10:37 ?3510次閱讀
      易靈思Efinity入門使用-v8

      FPGA軟件Efinity入門使用-v7

      ? 一、 軟件預(yù)設(shè)置 二、新建工程 三、添加源文件 四、添加管腳約束 五、添加GPIO 六、 PLL....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-21 18:55 ?2738次閱讀
      FPGA軟件Efinity入門使用-v7

      Efinity FIFO IP仿真問題 -v1

      Efinity目前不支持聯(lián)合仿真，只能通過調(diào)用源文件仿真。 我們生成一個(gè)fifo IP命名為fifo....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-21 11:41 ?2160次閱讀
      Efinity FIFO IP仿真問題 -v1

      易靈思下載器驅(qū)動(dòng)安裝-v2

      該下載器把SPI與JTAG管腳進(jìn)行了分開處理。鑒于JTAG使用較多，SPI使用較少，所以把JTAG放....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-16 18:29 ?2776次閱讀
      易靈思下載器驅(qū)動(dòng)安裝-v2

      邏輯布線鎖定 用FPGA實(shí)現(xiàn)TDC時(shí)的邏輯鎖定和布線鎖定

      在激光雷達(dá)中，使用FPGA實(shí)現(xiàn)TDC時(shí)需要手動(dòng)約束進(jìn)位鏈的位置。這里簡(jiǎn)單記錄下。 Efinit....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 10-15 11:31 ?4264次閱讀
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      RISCV 操作常見問題集 - v5

      （1）如果工程直接復(fù)制另一個(gè)工程，路徑一定要修改，建議重新eclipse工程。 （2）clean P....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 09-09 18:14 ?1534次閱讀
      RISCV 操作常見問題集 - v5

      I2C筆記分享

      SCL：上升沿將數(shù)據(jù)輸入到每個(gè)EEPROM器件中；下降沿驅(qū)動(dòng)EEPROM器件輸出數(shù)據(jù)。(邊沿觸發(fā)) ....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 18:19 ?1426次閱讀

      programmer下載常見問題總結(jié)-v2

      programmer下載常見問題總結(jié)
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 16:17 ?2893次閱讀
      programmer下載常見問題總結(jié)-v2

      Efinity編譯生成文件使用指導(dǎo)-v1

      接上篇： （6）查看Unassigned Core Pins。 在placement下面的palce....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 14:22 ?1304次閱讀
      Efinity編譯生成文件使用指導(dǎo)-v1

      Efinity編譯生成文件使用指導(dǎo)

      （1）查看綜合后的原語(yǔ) 在outflow .map是網(wǎng)表對(duì)FPGA資源的映射。比如gbuf,dspt....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 11:51 ?2181次閱讀
      Efinity編譯生成文件使用指導(dǎo)

      LVDS的GCLK接收方案-v1

      在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產(chǎn)生兩個(gè)時(shí)鐘，一個(gè)是fast_clk，一個(gè)....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-13 08:44 ?1183次閱讀
      LVDS的GCLK接收方案-v1

      LVDS的GCLK接收方案

      在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產(chǎn)生兩個(gè)時(shí)鐘，一個(gè)是fast_clk，一個(gè)....
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      LVDS的GCLK接收方案

      programmer下載常見問題總結(jié)-v4

      連接下載器之后什么也讀不出來(lái)？一般為驅(qū)動(dòng)沒有安裝，在device manger里面查看是否有l(wèi)ibu....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 08-06 15:21 ?3585次閱讀
      programmer下載常見問題總結(jié)-v4

      programmer下載常見問題總結(jié)-v3

      （0）連接下載器之后什么也讀不出來(lái) 說明 ：一般為驅(qū)動(dòng)沒有安裝，在device manger里面查看....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-30 08:43 ?2165次閱讀
      programmer下載常見問題總結(jié)-v3

      FL60D2GF225及demo板介紹

      FL60F225D2G器件簡(jiǎn)介 FL60F225D2G 采用 System in Package（S....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-29 08:39 ?2600次閱讀
      FL60D2GF225及demo板介紹

      易靈思Trion FPGA PS配置模式--update(6)

      準(zhǔn)備工作 PS模式首先要把Bitstream Generation中的 （1）JTAG模式選擇為Pa....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-23 08:48 ?1368次閱讀
      易靈思Trion FPGA PS配置模式--update(6)

      易靈思SOC onchip RAM初始化

      最新有客戶在詢問soc的片上RAM啟動(dòng)方案。于是有了本篇文章。如果soc不? ? ? ? 使用外部存....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-21 16:54 ?1784次閱讀
      易靈思SOC onchip RAM初始化

      InterfaceDesinger 使用案例-v3

      ? 1、?DDIO用法 2、 時(shí)鐘輸出 3、 Efinity處理三態(tài)端口問題 4、 PLL的添加? ....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-17 16:24 ?2950次閱讀
      InterfaceDesinger 使用案例-v3

      Efinity debuger常見問題總結(jié)-v2

      Efinity在Debug時(shí)會(huì)出現(xiàn)UUID mismatch錯(cuò)誤。很多剛開始使用的人經(jīng)常遇到。下面我....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-11 11:39 ?3247次閱讀
      Efinity debuger常見問題總結(jié)-v2

      Efinity RISC-V IDE入門使用-3

      自從新版本的Efinity RISC-V IDE發(fā)布之后，這直沒有時(shí)間操作一下，它為RISC-V '....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-09 08:46 ?2687次閱讀
      Efinity RISC-V IDE入門使用-3

      二進(jìn)制處理中的一些技巧

      在二進(jìn)制和十進(jìn)制的處理中，有時(shí)候一些小技巧是很有用的。 1、把十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù) （....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-05 11:51 ?1532次閱讀

      verilog系統(tǒng)函數(shù)

      （1）fwrite是需要觸發(fā)條件的，需要手動(dòng)添加換行。 （2）如果寫放文件的格式為%d，則認(rèn)為....
      的頭像 XL FPGA技術(shù)交流 發(fā)表于 07-05 11:48 ?1857次閱讀
      verilog系統(tǒng)函數(shù)