縮短MultiBoot流程中的回跳 (Fallback)時間
MultiBoot 是 FPGA 遠(yuǎn)程更新配置文件時一種非常普遍的應(yīng)用--為了確保安全，我們通常需要....
如何在設(shè)計中例化和使用多個BSCANE2模塊
本文對如何在一個工程里例化和使用多個BSCANE2模塊做一個簡單說明。
Versal GTY仿真:初始化,復(fù)位和速率變更
本篇博文側(cè)重于提供 Versal GTY 仿真示例、演示 GTY 如何解復(fù)位以及如何執(zhí)行速率變更。
在Versal中通過NoC從PS-APU對AXI BRAM執(zhí)行基本讀寫操作
本篇博文旨在演示如何通過 NoC 從 Versal 應(yīng)用處理單元 (APU) 訪問 AXI BRAM....
Vitis?統(tǒng)一軟件平臺2022.2最新更新
控制內(nèi)核在 AI 引擎陣列中的相對布局，從而提升性能，提高利用率。
AMD XILINX全新推出了Vivado ML Editions 2022.2版
智能設(shè)計運行 (IDR) 是基本無需用戶干預(yù)的一鍵式時序收斂流程。在 2022.2 版中，我們首次為....
修改UG1209中介紹的USB BOOT啟動步驟
需要注意的是，要在 board preset 的基礎(chǔ)上減少外設(shè)的使用以防啟動鏡像過大，原因會在鏡像制....
如何使用Vivado 2022.1版本工具鏈實現(xiàn)ZCU102 USB啟動(上)
本文依據(jù) Vivado 2022.1 版本工具鏈的特性，對 UG1209（ 最新版本為 2020.....
用Petalinux工具鏈幫助創(chuàng)建一個最小的Xen系統(tǒng)
在使用 Xen dom0-less 的時候，會有一個問題產(chǎn)生： 可以用 'xl'....
Vivado IDE 中的Timing Constraints窗口介紹
隨著設(shè)計復(fù)雜度和調(diào)用 IP 豐富度的增加，在調(diào)試時序約束的過程中，用戶常常會對除了頂層約束外所涉及的....
如何更改VCK190單板啟動模式
辦公室有VCK190單板，運行在SD啟動模式下，能進(jìn)入Linux。但是現(xiàn)在在家辦公，不能更改VCK1....
如何使用 AXI Interrupt Controller完成含超16次中斷的布線
本文主要講解在 PL 中從 IP 核到 PS 之間需要完成含超 16 次中斷的布線的情況下，該如何使....
在VCK190板子上使用DDR4-DIMM的ECC
在Vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width....
如何配置Petalinux工程來從Flash啟動Linux Kernel
新版petalinux生成的u-boot是通過boot.scr來加載linux kernel的。如果....
使用ZCU102開發(fā)板運行xdpdma例程
本文來自AMD Xilinx實習(xí)生Shaoyi Chen及其同學(xué)Leslie Xu, 本教程將使用Z....
在u-boot中使用ethernet的方法
KV260 petalinux BSP在u-boot device tree中disable了GEM....
賽靈思FFT IP中的縮放因子說明
賽靈思 Fast Fourier Transform (FFT) IP 具有專用于處理 FFT 輸出....
疫苗接種機器人中的肌肉注射點智能檢測技術(shù)
在正式開始項目之前，我們咨詢醫(yī)學(xué)專家得知目前的新冠疫苗主要是靠肌肉注射，因為可以使藥劑迅速參與到系統(tǒng)....
對dump出的寄存器進(jìn)行分析
QDMA的驅(qū)動在進(jìn)行版本升級時，可能會對部分寄存器的數(shù)值進(jìn)行變更，用戶如果要進(jìn)行升級，推薦升級到最新....
如何用ChipScopy創(chuàng)建并運行l(wèi)ink sweep
這個Demo將介紹如何用ChipScopy創(chuàng)建并運行l(wèi)ink sweep。
DDR4/LPDDR4硬核控制器I/O plannin的設(shè)計和實現(xiàn)
在Versal新一代ACAP器件上，除了延續(xù)之前Ultrascale/Ultrascale+系列器件....
XRT_Kernel與XRT_IP介紹
從2020.2開始，XRT提供了新的Native API，以區(qū)別行業(yè)標(biāo)準(zhǔn)OpenCL API的，在F....
如何在Block diagram中為PR區(qū)域添加.bd格式的Reconfigurable Module
關(guān)于DFX的問題: 正在嘗試為Xilinx Github下的PYNQ_Composable_Pipe....
一般涉及DDR讀寫仲裁的控制邏輯需要注意哪些方面
基于vivado2020.1和zcu102開發(fā)板(rev1.1)開發(fā)項目，工程涉及DDR4(MIG)....
CSU SWDT、LPD SWDT和FPD SWDT的關(guān)系與使用
在Zynq MPSoC的器件里，PS (Processing System )集成了三個看門狗，分別....
在Vitis中創(chuàng)建基于ARM的BareMetal程序設(shè)計
Create Application，選擇一個新的XSA文件，導(dǎo)入從Vivado獲得的XSA文件。
在Vivado中創(chuàng)建基于IP集成器(IP Integrator)的設(shè)計
Zynq UltraScale+ RFSoC 是業(yè)界首款單芯片自適應(yīng)無線電平臺，在一款芯片內(nèi)集成射頻....
Versal PCIe仿真例子工程介紹
PCIe 仿真需要Endpoint 模型和Root Port 模型協(xié)同工作。用戶一般可以采用購買BF....
基于Xilinx KV26的立體視覺匹配方案
深度估算是自動駕駛領(lǐng)域的一項關(guān)鍵技術(shù)。作為自動駕駛中最常用的傳感器，攝像頭能夠獲取全面、豐富又密集的....
抓取SEM IP的串口log的詳細(xì)步驟
SEM IP在上板調(diào)試過程中有時會出現(xiàn)一些錯誤，比如無法執(zhí)行IP的插錯糾錯功能，或者自身的初始化無法....
工商網(wǎng)監(jiān)