本文介紹如何使能 Linux 網(wǎng)絡(luò)協(xié)議棧中的 RFS(receive flow steering)功....

要為 Versal 的多個 Quad 創(chuàng)建收發(fā)器設(shè)置，建議從 Transceiver Bridge ....

當(dāng)使用第三方綜合器比如 Synopsys Synplify Pro 或 Mentor Graphic....

Versal HBM ?？赏ㄟ^內(nèi)部 HSM0 參考時鐘來進行時鐘設(shè)置，此參考時鐘是由 CIPS 或外....

Vitis Model Composer 是一個基于模型的設(shè)計工具，不僅可在 MathWorks M....

在 Vivado 內(nèi)，以 Versal 器件為目標(biāo)創(chuàng)建一個示例，此示例將以 VCK190 開發(fā)板為目....

在上述兩種情況下，用戶始終都能使用 “Refresh Project Models”（刷新工程模型）....

在本快速入門演示中，將探討如何在 Vitis 中使用 Git 集成以及如何使用團隊操作來共享 Vit....

Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 C....

AMD Vitis HLS 工具允許用戶通過將 C/C++ 函數(shù)綜合成 RTL，輕松創(chuàng)建復(fù)雜的 FP....

本篇博文涵蓋了有關(guān)使用 PetaLinux 命令行來對 Versal Adaptive SoC 的 ....

XRT 自2021.1更新后，原有的 XRT Tool指令發(fā)生了一些變化。包括xbmgmt，xclb....

本篇中，我想跳過一些細(xì)枝末節(jié), 先簡單介紹 AMD Xilinx Vitis AI 在 Zynq 這....

MultiBoot 是 FPGA 遠(yuǎn)程更新配置文件時一種非常普遍的應(yīng)用--為了確保安全，我們通常需要....

本文對如何在一個工程里例化和使用多個BSCANE2模塊做一個簡單說明。

本篇博文側(cè)重于提供 Versal GTY 仿真示例、演示 GTY 如何解復(fù)位以及如何執(zhí)行速率變更。

本篇博文旨在演示如何通過 NoC 從 Versal 應(yīng)用處理單元 (APU) 訪問 AXI BRAM....

控制內(nèi)核在 AI 引擎陣列中的相對布局，從而提升性能，提高利用率。

智能設(shè)計運行 (IDR) 是基本無需用戶干預(yù)的一鍵式時序收斂流程。在 2022.2 版中，我們首次為....

需要注意的是，要在 board preset 的基礎(chǔ)上減少外設(shè)的使用以防啟動鏡像過大，原因會在鏡像制....

本文依據(jù) Vivado 2022.1 版本工具鏈的特性，對 UG1209（ 最新版本為 2020.....

在使用 Xen dom0-less 的時候，會有一個問題產(chǎn)生： 可以用 'xl'....

隨著設(shè)計復(fù)雜度和調(diào)用 IP 豐富度的增加，在調(diào)試時序約束的過程中，用戶常常會對除了頂層約束外所涉及的....

辦公室有VCK190單板，運行在SD啟動模式下，能進入Linux。但是現(xiàn)在在家辦公，不能更改VCK1....

本文主要講解在 PL 中從 IP 核到 PS 之間需要完成含超 16 次中斷的布線的情況下，該如何使....

在Vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width....

新版petalinux生成的u-boot是通過boot.scr來加載linux kernel的。如果....

本文來自AMD Xilinx實習(xí)生Shaoyi Chen及其同學(xué)Leslie Xu, 本教程將使用Z....

KV260 petalinux BSP在u-boot device tree中disable了GEM....

賽靈思 Fast Fourier Transform (FFT) IP 具有專用于處理 FFT 輸出....