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      XILINX開發(fā)者社區(qū)

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      AMD Kria KR260 DPU配置教程2

      在上一篇文章中 開發(fā)者分享｜AMD Kria KR260 DPU 配置教程 1 我們導(dǎo)出了 plat....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 01-19 10:16 ?3315次閱讀
      AMD Kria KR260 DPU配置教程2

      AMD Kria KR260 DPU配置教程

      這篇文章我們將為 AMD Kria KR260 在 AMD Vitis 上創(chuàng)建硬件加速平臺。 我們將....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 01-12 09:36 ?2240次閱讀
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      AMD Vitis? Libraries Vision L3 Isppipeline U50流程示例

      Vitis Vision 庫是一組 90 多個(gè)內(nèi)核，基于 OpenCV 計(jì)算機(jī)視覺庫，針對 AMD ....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 01-03 10:10 ?1812次閱讀
      AMD Vitis? Libraries Vision L3 Isppipeline U50流程示例

      通過JTAG啟動(dòng)Linux的方法和腳本

      在 AMD SoC 器件（AMD Zynq 7000 SoC，AMD Zynq UltraScal....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 12-22 10:27 ?2926次閱讀
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      AMD Vivado Design Suite 2023.2的優(yōu)勢

      由于市場環(huán)境日益復(fù)雜、產(chǎn)品競爭日趨激烈，為了加快推出新型自適應(yīng) SoC 和 FPGA 設(shè)計(jì)，硬件設(shè)計(jì)....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 11-23 15:09 ?1570次閱讀

      使用PCIE更新AMD ZYNQ的QSPI Flash參考設(shè)計(jì)

      AMD ZYNQ 7000 的 S_AXI 端口提供了外設(shè)訪問 PS 內(nèi)部外設(shè)控制器的接口，這其中包....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 11-17 10:02 ?2042次閱讀
      使用PCIE更新AMD ZYNQ的QSPI Flash參考設(shè)計(jì)

      什么是COP？能為開發(fā)者帶來哪些優(yōu)勢？如何選擇最佳COP器件？

      使用可編程邏輯器件進(jìn)行設(shè)計(jì)時(shí)，最關(guān)鍵的步驟之一就是為應(yīng)用選擇最佳的器件。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 11-15 10:03 ?3546次閱讀
      什么是COP？能為開發(fā)者帶來哪些優(yōu)勢？如何選擇最佳COP器件？

      CPRI的數(shù)據(jù)幀結(jié)構(gòu)與初始化流程

      CPRI 是無線通信里的一個(gè)標(biāo)準(zhǔn)協(xié)議，連接 REC 和 RE 的通信。AMD 有提供 CPRI IP....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 10-20 09:55 ?2949次閱讀
      CPRI的數(shù)據(jù)幀結(jié)構(gòu)與初始化流程

      設(shè)置AMD以太網(wǎng)IP核的Pause幀處理

      目前 AMD 的以太網(wǎng) IP 核，如軟核 10G/25G，40G/50G 或者硬核 CMAC，MRM....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 10-18 09:15 ?1841次閱讀
      設(shè)置AMD以太網(wǎng)IP核的Pause幀處理

      SEM IP多種工作模式的區(qū)別和選擇指導(dǎo)

      UltraScale / UlraScale+系列的SEM IP一共有6種工作模式
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 10-13 10:06 ?1891次閱讀
      SEM IP多種工作模式的區(qū)別和選擇指導(dǎo)

      節(jié)省編譯時(shí)間的解決方法

      影響編譯時(shí)間的因素有很多，包括工具流程、工具設(shè)置選項(xiàng)、RTL 設(shè)計(jì)、約束編輯、目標(biāo)器件以及設(shè)計(jì)實(shí)現(xiàn)期....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-27 09:52 ?1213次閱讀
      節(jié)省編譯時(shí)間的解決方法

      為多個(gè)Vivado?工程復(fù)用遠(yuǎn)程IP高速緩存

      在設(shè)計(jì)周期中，您可保留多個(gè)版本的工程，這些工程使用相同的 IP 和相同的配置。重新運(yùn)行整個(gè)工程會(huì)導(dǎo)致....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-22 09:39 ?1567次閱讀
      為多個(gè)Vivado?工程復(fù)用遠(yuǎn)程IP高速緩存

      利用Tcl腳本節(jié)省編譯時(shí)間

      這篇博文介紹了多種自動(dòng)生成報(bào)告的有效途徑，以便您在嘗試對設(shè)計(jì)中特定階段所耗用的編譯時(shí)間進(jìn)行調(diào)試時(shí)使用....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-15 10:44 ?1487次閱讀
      利用Tcl腳本節(jié)省編譯時(shí)間

      使用增量綜合節(jié)省編譯時(shí)間

      增量綜合的工作方式與增量實(shí)現(xiàn)流程相似，但僅適用于綜合階段，并且不會(huì)對緊隨其后的實(shí)現(xiàn)階段給予引導(dǎo)。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-08 11:01 ?1005次閱讀
      使用增量綜合節(jié)省編譯時(shí)間

      Power Design Manager (PDM) 2023.1的新增功能

      PDM 已經(jīng)與其它 AMD FPGA 和自適應(yīng) SoC 工具一起集成到統(tǒng)一的安裝程序中。這是一款獨(dú)立....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-06 10:18 ?1548次閱讀
      Power Design Manager (PDM) 2023.1的新增功能

      節(jié)省編譯時(shí)間系列-使用增量實(shí)現(xiàn)

      增量實(shí)現(xiàn)自從首次獲得支持以來，不斷升級演變，在此過程中已添加了多項(xiàng)針對性能和編譯時(shí)間的增強(qiáng)功能。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-01 09:36 ?1096次閱讀
      節(jié)省編譯時(shí)間系列-使用增量實(shí)現(xiàn)

      如何獲取和使用Github上的Vitis開放資源

      自從 Vitis 的發(fā)布，AMD 在 Github 上也開源了很多資源，方便開發(fā)者進(jìn)行自己的設(shè)計(jì)，減....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-23 09:41 ?1749次閱讀
      如何獲取和使用Github上的Vitis開放資源

      Versal GTM如何用Tcl命令在IBERT生成QPRBS13序列

      目前對于 Vivado 2023.1 版本的 IBERT GUI 界面暫時(shí)不支持 QPRBS13 的....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-18 09:53 ?2357次閱讀
      Versal GTM如何用Tcl命令在IBERT生成QPRBS13序列

      如何在Vitis HLS GUI中使用庫函數(shù)？

      Vitis? HLS 2023.1 支持新的 L1 庫向?qū)?，本文將講解如何下載 L1 庫、查看所有可....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-16 10:26 ?1905次閱讀
      如何在Vitis HLS GUI中使用庫函數(shù)？

      Vitis HLS相關(guān)問答詳解

      需要手工在 C++ 代碼里明確指定可并行執(zhí)行的任務(wù)（用 task，添加頭文件 hls_task.h)....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-11 11:23 ?1138次閱讀

      在X86處理器上跑嵌入式應(yīng)用程序的Software Emulation

      在 Vitis 流程中，編譯的目標(biāo)分為軟件仿真(software emultion)，硬件仿真(ha....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-09 10:32 ?1638次閱讀
      在X86處理器上跑嵌入式應(yīng)用程序的Software Emulation

      使用VVAS調(diào)用HLS生成硬件加速器的主要流程

      本篇博客介紹 VVAS 框架所支持調(diào)用的 H/W(HLS) 內(nèi)核。 H/W 內(nèi)核指的是使用 HLS ....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-04 11:00 ?1395次閱讀
      使用VVAS調(diào)用HLS生成硬件加速器的主要流程

      使用VVAS開發(fā)軟件應(yīng)用

      Vitis 視頻分析 SDK 是在 AMD 平臺上構(gòu)建 AI 驅(qū)動(dòng)的智能視頻分析解決方案的完整軟件棧....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-02 09:28 ?1500次閱讀
      使用VVAS開發(fā)軟件應(yīng)用

      RQS_CLOCK-12時(shí)鐘設(shè)置建議

      在本篇博文中，我們來聊聊“RQS_CLOCK-12”時(shí)鐘設(shè)置建議以及它如何幫助達(dá)成時(shí)序收斂。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-26 09:53 ?1375次閱讀
      RQS_CLOCK-12時(shí)鐘設(shè)置建議

      在Vivado中利用Report QoR Suggestions提升QoR

      Report QoR Suggestions (RQS) 可識別設(shè)計(jì)問題，并提供工具開關(guān)和可影響工具....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-19 10:38 ?2087次閱讀
      在Vivado中利用Report QoR Suggestions提升QoR

      淺談Vitis AI 3.5發(fā)布亮點(diǎn)

      Vitis AI 平臺是為 AMD 器件、板卡及 Alveo 數(shù)據(jù)中心加速卡提供的一款綜合 AI 推....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-14 10:59 ?1536次閱讀

      Versal HDIO OBUFT和IOBUF三態(tài)時(shí)序影響

      本文著重探討 HDIO OBUFT 和 IOBUF 用例。如果含三態(tài)控制 (OBUFT/IOBUF)....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-12 09:50 ?1392次閱讀
      Versal HDIO OBUFT和IOBUF三態(tài)時(shí)序影響

      視覺L1重映射函數(shù)Zynq baremetal設(shè)計(jì)實(shí)例

      這篇博客展示了在 AMD Zynq 設(shè)計(jì)中，如何用 Vitis Vision Library 中的函....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-07 10:13 ?993次閱讀
      視覺L1重映射函數(shù)Zynq baremetal設(shè)計(jì)實(shí)例

      如何在IBER眼圖上添加模板

      標(biāo)準(zhǔn)協(xié)議的規(guī)范中一般都對眼圖模板都有詳細(xì)的規(guī)定，使用 IBERT 完成眼圖掃描后，通過設(shè)置一些參數(shù)，....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 06-28 10:42 ?1449次閱讀
      如何在IBER眼圖上添加模板

      在Vitis中通過PSU DDR執(zhí)行MicroBlaze應(yīng)用

      MicroBlaze CPU 是可修改的拖入式預(yù)設(shè) 32 位/64 位 RISC 微處理器配置系列。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 06-21 09:39 ?1474次閱讀
      在Vitis中通過PSU DDR執(zhí)行MicroBlaze應(yīng)用