chinese直男口爆体育生外卖, 99久久er热在这里只有精品99, 又色又爽又黄18禁美女裸身无遮挡, gogogo高清免费观看日本电视,私密按摩师高清版在线,人妻视频毛茸茸,91论坛 兴趣闲谈,欧美 亚洲 精品 8区,国产精品久久久久精品免费

搜索歷史

清空
搜索熱詞
      0
      • 聊天消息
      • 系統(tǒng)消息
      • 評論與回復
      VIP于 到期 續(xù)費
      登錄后你可以
      • 下載海量資料
      • 學習在線課程
      • 觀看技術視頻
      • 寫文章/發(fā)帖/加入社區(qū)
      會員中心
      創(chuàng)作中心
      發(fā)布
      創(chuàng)作活動

      完善資料讓更多小伙伴認識你，還能領取20積分哦，立即完善>

      3天內不再提示

      XILINX開發(fā)者社區(qū)

      文章：144 被閱讀：30.2w 粉絲數(shù)：13 關注數(shù)：0 點贊數(shù)：3

      廣告

      使用增量綜合節(jié)省編譯時間

      增量綜合的工作方式與增量實現(xiàn)流程相似，但僅適用于綜合階段，并且不會對緊隨其后的實現(xiàn)階段給予引導。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-08 11:01 ?817次閱讀
      使用增量綜合節(jié)省編譯時間

      Power Design Manager (PDM) 2023.1的新增功能

      PDM 已經與其它 AMD FPGA 和自適應 SoC 工具一起集成到統(tǒng)一的安裝程序中。這是一款獨立....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-06 10:18 ?1359次閱讀
      Power Design Manager (PDM) 2023.1的新增功能

      節(jié)省編譯時間系列-使用增量實現(xiàn)

      增量實現(xiàn)自從首次獲得支持以來，不斷升級演變，在此過程中已添加了多項針對性能和編譯時間的增強功能。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 09-01 09:36 ?845次閱讀
      節(jié)省編譯時間系列-使用增量實現(xiàn)

      如何獲取和使用Github上的Vitis開放資源

      自從 Vitis 的發(fā)布，AMD 在 Github 上也開源了很多資源，方便開發(fā)者進行自己的設計，減....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-23 09:41 ?1542次閱讀
      如何獲取和使用Github上的Vitis開放資源

      Versal GTM如何用Tcl命令在IBERT生成QPRBS13序列

      目前對于 Vivado 2023.1 版本的 IBERT GUI 界面暫時不支持 QPRBS13 的....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-18 09:53 ?2032次閱讀
      Versal GTM如何用Tcl命令在IBERT生成QPRBS13序列

      如何在Vitis HLS GUI中使用庫函數(shù)？

      Vitis? HLS 2023.1 支持新的 L1 庫向導，本文將講解如何下載 L1 庫、查看所有可....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-16 10:26 ?1594次閱讀
      如何在Vitis HLS GUI中使用庫函數(shù)？

      Vitis HLS相關問答詳解

      需要手工在 C++ 代碼里明確指定可并行執(zhí)行的任務（用 task，添加頭文件 hls_task.h)....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-11 11:23 ?1011次閱讀

      在X86處理器上跑嵌入式應用程序的Software Emulation

      在 Vitis 流程中，編譯的目標分為軟件仿真(software emultion)，硬件仿真(ha....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-09 10:32 ?1437次閱讀
      在X86處理器上跑嵌入式應用程序的Software Emulation

      使用VVAS調用HLS生成硬件加速器的主要流程

      本篇博客介紹 VVAS 框架所支持調用的 H/W(HLS) 內核。 H/W 內核指的是使用 HLS ....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-04 11:00 ?1074次閱讀
      使用VVAS調用HLS生成硬件加速器的主要流程

      使用VVAS開發(fā)軟件應用

      Vitis 視頻分析 SDK 是在 AMD 平臺上構建 AI 驅動的智能視頻分析解決方案的完整軟件棧....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 08-02 09:28 ?1320次閱讀
      使用VVAS開發(fā)軟件應用

      RQS_CLOCK-12時鐘設置建議

      在本篇博文中，我們來聊聊“RQS_CLOCK-12”時鐘設置建議以及它如何幫助達成時序收斂。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-26 09:53 ?1129次閱讀
      RQS_CLOCK-12時鐘設置建議

      在Vivado中利用Report QoR Suggestions提升QoR

      Report QoR Suggestions (RQS) 可識別設計問題，并提供工具開關和可影響工具....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-19 10:38 ?1827次閱讀
      在Vivado中利用Report QoR Suggestions提升QoR

      淺談Vitis AI 3.5發(fā)布亮點

      Vitis AI 平臺是為 AMD 器件、板卡及 Alveo 數(shù)據中心加速卡提供的一款綜合 AI 推....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-14 10:59 ?1406次閱讀

      Versal HDIO OBUFT和IOBUF三態(tài)時序影響

      本文著重探討 HDIO OBUFT 和 IOBUF 用例。如果含三態(tài)控制 (OBUFT/IOBUF)....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-12 09:50 ?1160次閱讀
      Versal HDIO OBUFT和IOBUF三態(tài)時序影響

      視覺L1重映射函數(shù)Zynq baremetal設計實例

      這篇博客展示了在 AMD Zynq 設計中，如何用 Vitis Vision Library 中的函....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 07-07 10:13 ?882次閱讀
      視覺L1重映射函數(shù)Zynq baremetal設計實例

      如何在IBER眼圖上添加模板

      標準協(xié)議的規(guī)范中一般都對眼圖模板都有詳細的規(guī)定，使用 IBERT 完成眼圖掃描后，通過設置一些參數(shù)，....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 06-28 10:42 ?1144次閱讀
      如何在IBER眼圖上添加模板

      在Vitis中通過PSU DDR執(zhí)行MicroBlaze應用

      MicroBlaze CPU 是可修改的拖入式預設 32 位/64 位 RISC 微處理器配置系列。
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 06-21 09:39 ?1206次閱讀
      在Vitis中通過PSU DDR執(zhí)行MicroBlaze應用

      如何解決MPSoC萬兆以太網應用中UDP接收丟包問題

      本文介紹如何使能 Linux 網絡協(xié)議棧中的 RFS(receive flow steering)功....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 06-14 10:10 ?1455次閱讀
      如何解決MPSoC萬兆以太網應用中UDP接收丟包問題

      如何在IP集成器中將單工TX/RX核合并到多個Quad

      要為 Versal 的多個 Quad 創(chuàng)建收發(fā)器設置，建議從 Transceiver Bridge ....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 06-09 10:55 ?1130次閱讀
      如何在IP集成器中將單工TX/RX核合并到多個Quad

      如何在Post Synthesis工程中加入XCI文件

      當使用第三方綜合器比如 Synopsys Synplify Pro 或 Mentor Graphic....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 06-08 15:43 ?1896次閱讀
      如何在Post Synthesis工程中加入XCI文件

      Versal HBM系列外部參考時鐘設計指南文章

      Versal HBM ?？赏ㄟ^內部 HSM0 參考時鐘來進行時鐘設置，此參考時鐘是由 CIPS 或外....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 06-05 09:41 ?1252次閱讀
      Versal HBM系列外部參考時鐘設計指南文章

      Vitis? Model Composer 2023.1現(xiàn)已更新

      Vitis Model Composer 是一個基于模型的設計工具，不僅可在 MathWorks M....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 05-31 10:23 ?2757次閱讀

      如何在Vivado硬件管理器內讀取各項監(jiān)控值？

      在 Vivado 內，以 Versal 器件為目標創(chuàng)建一個示例，此示例將以 VCK190 開發(fā)板為目....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 05-17 09:17 ?4225次閱讀
      如何在Vivado硬件管理器內讀取各項監(jiān)控值？

      如何在Vitis中使用Git集成以及如何使用團隊操作來共享Vitis工程

      在上述兩種情況下，用戶始終都能使用 “Refresh Project Models”（刷新工程模型）....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 05-12 15:03 ?2045次閱讀
      如何在Vitis中使用Git集成以及如何使用團隊操作來共享Vitis工程

      Vitis IDE Git集成快速入門

      在本快速入門演示中，將探討如何在 Vitis 中使用 Git 集成以及如何使用團隊操作來共享 Vit....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 05-12 15:01 ?1484次閱讀
      Vitis IDE Git集成快速入門

      Versal CPM AXI Bridge模式的地址轉換

      Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 C....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 05-10 09:47 ?2417次閱讀
      Versal CPM AXI Bridge模式的地址轉換

      AMD全新Vitis HLS資源現(xiàn)已推出

      AMD Vitis HLS 工具允許用戶通過將 C/C++ 函數(shù)綜合成 RTL，輕松創(chuàng)建復雜的 FP....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 04-23 10:41 ?1432次閱讀
      AMD全新Vitis HLS資源現(xiàn)已推出

      使用QEMU啟動Versal VCK190

      本篇博文涵蓋了有關使用 PetaLinux 命令行來對 Versal Adaptive SoC 的 ....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 04-20 10:40 ?1037次閱讀

      XRT工具之Xbmgmt的使用方法

      XRT 自2021.1更新后，原有的 XRT Tool指令發(fā)生了一些變化。包括xbmgmt，xclb....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 01-11 09:25 ?2820次閱讀

      閑談Vitis AI|DPU在UltraScale平臺下的軟硬件流程(1)

      本篇中，我想跳過一些細枝末節(jié), 先簡單介紹 AMD Xilinx Vitis AI 在 Zynq 這....
      的頭像 XILINX開發(fā)者社區(qū) 發(fā)表于 12-21 10:15 ?2816次閱讀