在實際的電路設(shè)計過程中，存在傳播延時和信號變換延時。由延時引起的競爭與冒險現(xiàn)象會影響輸出的正確與否。....

在verilog中狀態(tài)機的一種很常用的邏輯結(jié)構(gòu)，學(xué)習(xí)和理解狀態(tài)機的運行規(guī)律能夠幫助我們更好地書寫代碼....

在verilog中，函數(shù)和任務(wù)均用來描述共同的代碼段，并且在模式內(nèi)任意位置被調(diào)用，提高代碼效率，讓代....

1、與門 （AND） 有兩路輸入信號一路輸出信號，當(dāng)且僅當(dāng)兩個輸入信號均為高電平時，輸出信號為高電平....

寫在前面 之前曾經(jīng)整理過verilog的各類運算符的表達(dá)方式，但是在學(xué)習(xí)的過程中并未深入研究關(guān)于邏輯....

”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進(jìn)行比較。方便進(jìn)行理解和使用。

1、常量 整數(shù) ：整數(shù)可以用二進(jìn)制數(shù)b或B，八進(jìn)制o或O，十進(jìn)制d或D，十六進(jìn)制h或H表示，例如：8....

黑金高速AD模塊AN9238為2路65MSPS，12位的模擬信號轉(zhuǎn)數(shù)字信號模塊。模塊的AD轉(zhuǎn)換采用了....

現(xiàn)代邏輯設(shè)計中，時序邏輯設(shè)計是核心，而寄存器又是時序邏輯的基礎(chǔ)，下面將介紹幾種常見的寄存器的Veri....

Modelsim是十分常用的外部仿真工具，在Vivado中也可以調(diào)用Modelsim進(jìn)行仿真，下面將....

可綜合的語法是指硬件能夠?qū)崿F(xiàn)的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到....

常見的FPGA核心電路可以歸納為五個部分：電源電路、時鐘電路、復(fù)位電路、配置電路和外設(shè)電路。下面將對....

vivado開發(fā)軟件自帶了仿真工具，下面將介紹vivado的仿真流程，方便初學(xué)者進(jìn)行仿真實驗。

vivado的工程創(chuàng)建流程對于大部分初學(xué)者而言比較復(fù)雜，下面將通過這篇博客來講解詳細(xì)的vivado工....

三極管根據(jù)發(fā)射結(jié)和集電結(jié)的偏置狀態(tài)可以將工作區(qū)域分為四個，分別為截止區(qū)、放大區(qū)、飽和區(qū)、反向放大區(qū)。....