VLSI是超大規(guī)模集成電路的簡(jiǎn)稱，本內(nèi)容介紹了VLSI的定義概述，并對(duì)VLSI測(cè)試技術(shù)進(jìn)行了展望，介紹了VLSI可靠性技術(shù)的應(yīng)用和發(fā)展
超大規(guī)模集成電路(Very Large Scale Integration)

　　集成電路(integrated circuit，港臺(tái)稱之為積體電路)是一種微型電子器件或部件。采用一定的工藝，把一個(gè)電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu);其中所有元件在結(jié)構(gòu)上已組成一個(gè)整體，這樣，整個(gè)電路的體積大大縮小，且引出線和焊接點(diǎn)的數(shù)目也大為減少，從而使電子元件向著微小型化、低功耗和高可靠性方面邁進(jìn)了一大步。 它在電路中用字母“IC”(也有用文字符號(hào)“N”等)表示。

　　超大規(guī)模集成電路(Very Large Scale Integrated circuits：VLSI)

　　在一塊芯片上集成的元件數(shù)超過(guò)10萬(wàn)個(gè)，或門電路數(shù)超過(guò)萬(wàn)門的集成電路，稱為超大規(guī)模集成電路。超大規(guī)模集成電路是20世紀(jì)70年代后期研制成功的，主要用于制造存儲(chǔ)器和微處理機(jī)。64k位隨機(jī)存取存儲(chǔ)器是第一代超大規(guī)模集成電路，大約包含15萬(wàn)個(gè)元件，線寬為3微米。

　　目前超大規(guī)模集成電路的集成度已達(dá)到600萬(wàn)個(gè)晶體管，線寬達(dá)到0.3微米。用超大規(guī)模集成電路制造的電子設(shè)備，體積小、重量輕、功耗低、可靠性高。利用超大規(guī)模集成電路技術(shù)可以將一個(gè)電子分系統(tǒng)乃至整個(gè)電子系統(tǒng)“集成”在一塊芯片上，完成信息采集、處理、存儲(chǔ)等多種功能。例如，可以將整個(gè)386微處理機(jī)電路集成在一塊芯片上，集成度達(dá)250萬(wàn)個(gè)晶體管。超大規(guī)模集成電路研制成功，是微電子技術(shù)的一次飛躍，大大推動(dòng)了電子技術(shù)的進(jìn)步，從而帶動(dòng)了軍事技術(shù)和民用技術(shù)的發(fā)展。超大規(guī)模集成電路已成為衡量一個(gè)國(guó)家科學(xué)技術(shù)和工業(yè)發(fā)展水平的重要標(biāo)志，也是世界主要工業(yè)國(guó)家，特別是美國(guó)和日本競(jìng)爭(zhēng)最激烈的一個(gè)領(lǐng)域。

　　VlSI測(cè)試技術(shù)展望

　　a) 指數(shù)上升的芯片時(shí)鐘頻率對(duì)芯片測(cè)試的影響。

　　研究表明，全速測(cè)試遠(yuǎn)比在較慢的時(shí)鐘頻率下進(jìn)行的測(cè)試有效得多。對(duì)于高速電路，全速測(cè)試或者基于時(shí)延故障模型的測(cè)試，將越來(lái)越重要。顯然，要實(shí)施全速測(cè)試，ATE必須能夠以不低于被測(cè)電路的時(shí)鐘頻率工作。然而，高速的ATE非常昂貴。根據(jù)2000年的數(shù)據(jù)，一個(gè)能以1GHz的頻率施加測(cè)試激勵(lì)的ATE，每增加一個(gè)測(cè)試管腳其價(jià)格就上升3000美元。因此，用這樣的測(cè)試儀進(jìn)行高速測(cè)試的費(fèi)用也很高。于是，半導(dǎo)體工業(yè)面臨兩個(gè)矛盾的問(wèn)題。一方面，世界上大多數(shù)廠家的測(cè)試能力仍然只允許進(jìn)行100MHz左右的時(shí)鐘頻率測(cè)試;另一方面，許多需要測(cè)試的芯片的時(shí)鐘頻率已經(jīng)達(dá)到或超過(guò)了1GHz。

　　此外，在GHz的時(shí)鐘頻率下，線的電感開(kāi)始活躍起來(lái)，電磁干擾(Electromagnetic Interference，簡(jiǎn)稱EMI)測(cè)試是高速芯片對(duì)測(cè)試的另一個(gè)需求。需要定義考慮電磁作用的、包括軟錯(cuò)誤模型(soft error model)在內(nèi)的新的故障模型以及測(cè)試方法。

　　b) 不斷增加的晶體管密度對(duì)芯片測(cè)試的影響。

　　VLSI芯片晶體管的特征尺寸大約以每年10.5%的速度縮小，導(dǎo)致晶體管的密度大約以每年22.1%的速度增加。由于芯片I/O管腳的物理特性必須維持在宏觀級(jí)別上，以確保芯片的連接和電路板的制作;而硅片的特征尺寸已經(jīng)迅速地從微米級(jí)升級(jí)到納米級(jí)。換句話說(shuō)，芯片I/O和板級(jí)接口的規(guī)模升級(jí)與內(nèi)部電路不一致，導(dǎo)致了晶體管數(shù)與管腳數(shù)的比值飛速增長(zhǎng)。使得從芯片的管腳來(lái)控制芯片內(nèi)部的晶體管變得越來(lái)越困難，這種有限的訪問(wèn)內(nèi)部晶體管的能力給芯片測(cè)試帶來(lái)了極大的復(fù)雜度。

　　晶體管密度的增加也帶來(lái)了單位面積功耗的增加。首先，芯片設(shè)計(jì)時(shí)就要考慮功耗的驗(yàn)證測(cè)試;其次，施加測(cè)試時(shí)必須小心調(diào)整測(cè)試向量，避免過(guò)大的測(cè)試功耗將芯片燒壞;最后，可能需要降低晶體管的閾值電壓來(lái)減少功耗，隨之帶來(lái)的漏電流的增加會(huì)使得IDDQ測(cè)試的有效性降低。

　　c) 模擬和數(shù)字設(shè)備集成到一個(gè)芯片上對(duì)測(cè)試的影響。

　　通過(guò)將模擬和數(shù)字設(shè)備集成到一個(gè)芯片上，提高了系統(tǒng)的性能，但也帶來(lái)了片上混合信號(hào)電路測(cè)試的新課題。SOC對(duì)測(cè)試的影響主要體現(xiàn)在下面幾個(gè)方面：

　　i. 需要了解和分析穿過(guò)工藝邊界(數(shù)字和模擬之間、光和射頻電路之間等)的工藝過(guò)程變化(process variation)和制造引起的缺陷。

　　ii. 需要研究SOC的高層抽象模型，以獲得可以接受的模擬速度和模擬精度。需要在非常高的抽象層次捕獲模擬電磁效應(yīng)。

　　iii. 系統(tǒng)芯片上互連線將成為影響芯片延遲性能的主要成分?；ミB線延遲比邏輯門的延遲更重要，并且將日益變得越來(lái)越重要。

　　iv. 需要研究數(shù)字、模擬、微電機(jī)(Micro-Electromechanical，簡(jiǎn)稱MEM)和光學(xué)系統(tǒng)的有效行為模型。

　　v. 需要發(fā)明針對(duì)光學(xué)、化學(xué)和微電機(jī)系統(tǒng)故障的新的診斷技術(shù)。

　　vi. 由于SOC采取混合工藝，需要有預(yù)言穿過(guò)工藝邊界的熱應(yīng)力和機(jī)械應(yīng)力的能力。

　　人們需要新的測(cè)試激勵(lì)產(chǎn)生算法，為SOC組件產(chǎn)生低成本高覆蓋率的數(shù)字和模擬測(cè)試激勵(lì)和波形。簡(jiǎn)單的故障模型，即目前最受歡迎的固定型故障模型已經(jīng)遠(yuǎn)不能覆蓋現(xiàn)實(shí)的物理缺陷，必須輔助以時(shí)延故障模型、IDDQ提升的電流故障模型以及其他各種不同的模型，實(shí)施多樣化的測(cè)試。SOC設(shè)計(jì)面臨擴(kuò)展的DFT和BIST、性能驗(yàn)證、調(diào)試和早期芯片原型通過(guò)DFT和BIST的診斷。為降低測(cè)試成本所做的各種努力將持續(xù)成為SOC測(cè)試的重要課題。

　　VlSI可靠性技術(shù)的應(yīng)用與發(fā)展

　　在工程應(yīng)用中可靠性技術(shù)貫穿于VLSI需求分析、產(chǎn)品設(shè)計(jì)、制造工藝、試驗(yàn)檢測(cè)以及應(yīng)用全過(guò)程的各個(gè)階段和方面，軍事電子和航天技術(shù)的發(fā)展對(duì)VLSI提出了越來(lái)越高的可靠性要求，推動(dòng)了VLSI可靠性技術(shù)的不斷發(fā)展。由于技術(shù)的發(fā)展和需求的推動(dòng)，VLSI可靠性保證已從過(guò)去主要通過(guò)可靠性試驗(yàn)和篩選來(lái)控制最終產(chǎn)品的可靠性，逐步轉(zhuǎn)向加強(qiáng)工藝過(guò)程控制、加強(qiáng)可靠性設(shè)計(jì)與功能設(shè)計(jì)的協(xié)同，在考慮工藝能力和功能設(shè)計(jì)的同時(shí)，針對(duì)主要失效機(jī)理提出對(duì)策措施，并對(duì)VLSI在全壽命周期中以及特定環(huán)境條件下的可靠性指標(biāo)及其成本進(jìn)行綜合權(quán)衡，據(jù)此在電路設(shè)計(jì)、結(jié)構(gòu)設(shè)計(jì)和版圖布局、材料選擇、工藝流程和參數(shù)選擇、工藝過(guò)程控制、設(shè)計(jì)驗(yàn)證與過(guò)程評(píng)價(jià)、產(chǎn)品的可靠性試驗(yàn)評(píng)價(jià)與篩選等環(huán)節(jié)引入適當(dāng)?shù)目煽啃约夹g(shù)，使產(chǎn)品的可靠性水平得到保證和提高。VLSI可靠性技術(shù)包含了可靠性設(shè)計(jì)與模擬、可靠性試驗(yàn)與評(píng)價(jià)、工藝過(guò)程質(zhì)量控制、失效機(jī)理與模型研究以及失效分析技術(shù)等五個(gè)主要的技術(shù)方向，隨著可靠性物理研究的不斷深入，VLSI可靠性技術(shù)呈現(xiàn)出模型化、定量化、綜合化的發(fā)展趨勢(shì)。

　　由于VLSI集成度一直遵循“摩爾定律”以每18個(gè)月翻一番的速度急劇增加，目前一個(gè)芯片上集成的電路元件數(shù)早已超過(guò)一個(gè)億，這種發(fā)展趨勢(shì)正在使VLSI在電子設(shè)備中扮演的角色從器件芯片轉(zhuǎn)變?yōu)橄到y(tǒng)芯片(SOC);與此同時(shí)，深亞微米的VLSI工藝特征尺寸已達(dá)到0.18 μm以下，在特征尺寸不斷縮小、集成度和芯片面積以及實(shí)際功耗不斷增加的情況下，物理極限的逼近使影響VLSI可靠性的各種失效機(jī)理效應(yīng)敏感度增強(qiáng)，設(shè)計(jì)和工藝中需要考慮和權(quán)衡的因素大大增加，剩余可靠性容限趨于消失，從而使VLSI可靠性的保證和提高面臨巨大的挑戰(zhàn)。因此，國(guó)際上針對(duì)深亞微米/超深亞微米VLSI主要失效機(jī)理的可靠性研究一直在不斷深入，新的失效分析技術(shù)和設(shè)備不斷出現(xiàn)，世界上著名的集成電路制造廠商都建立了自己的VLSI質(zhì)量與可靠性保證系統(tǒng)，并且把針對(duì)VLSI主要失效機(jī)理的晶片級(jí)和封裝級(jí)可靠性評(píng)價(jià)測(cè)試結(jié)構(gòu)的開(kāi)發(fā)和應(yīng)用納入其質(zhì)量保證計(jì)劃，可靠性模擬在可靠性設(shè)計(jì)與評(píng)估中的應(yīng)用也日益增多。在進(jìn)一步完善晶片級(jí)可靠性(WLR)、統(tǒng)計(jì)過(guò)程控制(SPC)和面向可靠性的實(shí)驗(yàn)設(shè)計(jì)方法(DOE)等可靠性技術(shù)的同時(shí)，國(guó)際上在90年代提出了內(nèi)建可靠性(BIR)的新概念，把相關(guān)的各種可靠性技術(shù)有目標(biāo)地、定量地綜合運(yùn)用于VLSI的研發(fā)和生產(chǎn)過(guò)程，從技術(shù)和管理上構(gòu)建VLSI質(zhì)量與可靠性的保證體系，以滿足用戶對(duì)降低VLSI失效率、提高其可靠性水平的越來(lái)越高的要求。

　　VlSI發(fā)展思路

　　在我國(guó)，VLSI可靠性技術(shù)經(jīng)過(guò)近兩個(gè)五年計(jì)劃的研究和實(shí)踐，發(fā)展與應(yīng)用已經(jīng)上了一個(gè)新臺(tái)階。在VLSI工藝可靠性評(píng)價(jià)與保證技術(shù)方面，建立了面向國(guó)內(nèi)重點(diǎn)集成電路研究的生產(chǎn)線的晶片級(jí)可靠性技術(shù)WLR，包括工藝質(zhì)量評(píng)價(jià)PCM技術(shù)、可靠性評(píng)價(jià)REM技術(shù)和工藝質(zhì)量控制SPC技術(shù)，為集成電路制造階段工藝質(zhì)量控制和可靠性保證提供了必要的方法和手段，為考核工藝線質(zhì)量和可靠性能力水平提供了定量依據(jù);在VLSI可靠性設(shè)計(jì)、模擬與分析技術(shù)方面，針對(duì)當(dāng)前VLSI設(shè)計(jì)階段的可靠性問(wèn)題開(kāi)展了針對(duì)主要失效機(jī)理的可靠性設(shè)計(jì)技術(shù)研究，自行開(kāi)發(fā)了集成電路可靠性綜合模擬器ISRIC，建立并逐步完善了以電子束測(cè)試、光發(fā)射故障診斷、電子微探針?lè)治龊虸DDQ測(cè)試為核心的綜合失效定位技術(shù)，并實(shí)施和驗(yàn)證了這些技術(shù)的有效性，達(dá)到了工程實(shí)用化的要求。這些技術(shù)與90年代尤其是近幾年國(guó)外普遍采用的可靠性評(píng)價(jià)方法和技術(shù)相一致，具有技術(shù)先進(jìn)和實(shí)用性強(qiáng)的特點(diǎn)，在國(guó)內(nèi)幾條典型的集成電路生產(chǎn)線和多個(gè)電路產(chǎn)品中應(yīng)用，對(duì)穩(wěn)定工藝和提高工藝成品率，實(shí)現(xiàn)批次性工藝可靠性評(píng)價(jià)和工藝可靠性一致性監(jiān)測(cè)，保證集成電路工藝平臺(tái)及電路產(chǎn)品的可靠性發(fā)揮了重要的作用。我國(guó)VLSI可靠性技術(shù)的發(fā)展具有以下特點(diǎn)：

　　(1)通過(guò)失效模式和失效機(jī)理分析，揭示導(dǎo)致失效和影響可靠性的內(nèi)在根本原因，有針對(duì)性地進(jìn)行可靠性設(shè)計(jì)—失效分析—信息反饋—設(shè)計(jì)改進(jìn)，形成循環(huán)，以這樣的技術(shù)途徑促進(jìn)VLSI固有可靠性水平提高。

　　(2)緊跟國(guó)際上先進(jìn)的VLSI可靠性技術(shù)發(fā)展趨勢(shì)，如WLR技術(shù)、可靠性模擬技術(shù)、先進(jìn)的失效分析技術(shù)等，并進(jìn)行了深入研究和工程應(yīng)用。

　　(3)由于我國(guó)VLSI可靠性技術(shù)應(yīng)用的工藝平臺(tái)與國(guó)外有差距，因此目前我們研究和解決的重點(diǎn)是微米/亞微米器件的可靠性問(wèn)題，而國(guó)際上可靠性研究的對(duì)象則是超深亞微米器件的可靠性問(wèn)題。?

　　(4)我國(guó)VLSI可靠性技術(shù)面向工程應(yīng)用，實(shí)用性強(qiáng)。以PCM、REM和SPC為核心的工藝可靠性評(píng)價(jià)與保證技術(shù)已經(jīng)被采用，并取得成效。

　　未來(lái)十年將是國(guó)內(nèi)VLSI產(chǎn)業(yè)和技術(shù)大發(fā)展的十年，將建成多個(gè)微電子產(chǎn)業(yè)基地，形成以0.25 μm以下VLSI加工技術(shù)為核心的設(shè)計(jì)、制造、測(cè)試、封裝企業(yè)群，并帶動(dòng)全國(guó)范圍的微電子技術(shù)的蓬勃發(fā)展。VLSI可靠性技術(shù)的發(fā)展必需抓住時(shí)機(jī)，依托這一發(fā)展趨勢(shì)，突出重點(diǎn)，以應(yīng)用促發(fā)展。

　　(1)在“十五”期間進(jìn)一步加強(qiáng)對(duì)VLSI可靠性應(yīng)用研究的投入，開(kāi)展以ASIC、特別是SOC、CPU和DSP等為代表產(chǎn)品的VLSI可靠性設(shè)計(jì)與驗(yàn)證技術(shù)、晶片級(jí)(WLR)的可靠性評(píng)價(jià)與保證技術(shù)，F(xiàn)oundry標(biāo)準(zhǔn)工藝線的可靠性參數(shù)建庫(kù)技術(shù)，超深亞微米器件失效物理研究，新材料、新器件結(jié)構(gòu)的失效機(jī)理研究，無(wú)損檢測(cè)和評(píng)價(jià)篩選新方法研究，以及新的失效分析技術(shù)研究，有效控制各種失效模式，實(shí)現(xiàn)可靠性增長(zhǎng)。

　　(2)依托電子元器件可靠性物理及其應(yīng)用技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室在微電子器件可靠性研究方面的技術(shù)和設(shè)備條件，通過(guò)進(jìn)一步的能力擴(kuò)展建設(shè)，形成VLSI可靠性評(píng)價(jià)、試驗(yàn)、篩選、老化、失效分析等系列化的可靠性技術(shù)支撐體系，為半導(dǎo)體工業(yè)界提供相關(guān)技術(shù)服務(wù)。

　　(3)制定和實(shí)施可靠性相關(guān)標(biāo)準(zhǔn)。補(bǔ)充和完善現(xiàn)有國(guó)家標(biāo)準(zhǔn)、國(guó)軍標(biāo)、企業(yè)標(biāo)準(zhǔn)中相關(guān)的可靠性內(nèi)容，建立和完善各類可靠性設(shè)計(jì)、評(píng)價(jià)、試驗(yàn)、工藝控制和模擬等行業(yè)標(biāo)準(zhǔn)、規(guī)范與實(shí)施細(xì)則，使VLSI設(shè)計(jì)和工藝過(guò)程中可靠性實(shí)施有定量的考核標(biāo)準(zhǔn)與依據(jù)，保證工藝成品率和產(chǎn)品的可靠性。?

　　(4)全面推廣應(yīng)用成熟的可靠性技術(shù)是VLSI可靠性保證計(jì)劃實(shí)施的關(guān)鍵。特別是標(biāo)準(zhǔn)工藝線的工序能力考核和SPC控制技術(shù)、標(biāo)準(zhǔn)工藝的可靠性評(píng)價(jià)技術(shù)、可靠性設(shè)計(jì)與仿真評(píng)價(jià)技術(shù)等應(yīng)在全行業(yè)內(nèi)推廣應(yīng)用。