物理驗(yàn)證

　　我們還采用Mentor Graphics公司的Calibre工具來(lái)驗(yàn)證物理設(shè)計(jì)，并用完整的LVS和DRC規(guī)則基準(zhǔn)來(lái)檢驗(yàn)電路連接的正確性、所有的間距和寬度等，用附加的質(zhì)量保證規(guī)則基準(zhǔn)來(lái)檢驗(yàn)浮動(dòng)層、阻抗連接和不期望出現(xiàn)的幾何結(jié)構(gòu)。

　　對(duì)于版圖的寄生參數(shù)抽取，要采用Mentor公司的xCalibre工具，它可生成用于Hspice關(guān)鍵路徑分析和Timemill仿真的LPE網(wǎng)表。為了達(dá)到精確抽取，版圖的層次必須與電路圖的層次匹配，此外，所有的饋通（feedthrough）必須嵌入頁(yè)元（leaf cell）中，這樣其寄生效應(yīng)才會(huì)在子電路的LPE網(wǎng)表中得到仿真。

　　LPE網(wǎng)表只能對(duì)關(guān)鍵路徑仿真進(jìn)行事后說(shuō)明，但為了防止LPE預(yù)仿真和LPE后仿真的結(jié)果之間出現(xiàn)大的差異，這樣做有必要。假如我們要達(dá)到高性能的仿真結(jié)果，關(guān)注實(shí)際版圖的質(zhì)量對(duì)電路設(shè)計(jì)技術(shù)也至關(guān)重要，例如合并或共用信號(hào)源極或漏極、屏蔽時(shí)鐘信號(hào)線和解碼信號(hào)線組、以及使用多個(gè)觸點(diǎn)把電阻降到最?。ㄔ隍?qū)動(dòng)大負(fù)載時(shí)，這點(diǎn)特別重要）。

　　質(zhì)量保證

　　除了上述步驟和檢驗(yàn)以外，在每個(gè)宏輸出到系統(tǒng)設(shè)計(jì)工程師之前，要對(duì)其進(jìn)行強(qiáng)化質(zhì)量保證分析。目前，EDA質(zhì)量保證工具正在形成之中，我們已經(jīng)開(kāi)發(fā)了很多專(zhuān)用檢驗(yàn)工具。一級(jí)QA檢驗(yàn)工具專(zhuān)用于較小面積的存儲(chǔ)器開(kāi)發(fā)，用該工具能確保Hspice關(guān)鍵路徑網(wǎng)表加載與全版圖LPE網(wǎng)表準(zhǔn)確匹配。該工具還能分析整個(gè)LPE網(wǎng)表里的每個(gè)節(jié)點(diǎn)，并檢驗(yàn)額外的驅(qū)動(dòng)輸出和偏移率，它檢測(cè)到節(jié)點(diǎn)上的多個(gè)驅(qū)動(dòng)器并找到易受電荷共享（特別是動(dòng)態(tài)節(jié)點(diǎn)）和串?dāng)_影響的節(jié)點(diǎn)，然后要考慮耦合電容、驅(qū)動(dòng)強(qiáng)度、接收器的噪聲容限以及相鄰節(jié)點(diǎn)的數(shù)量。檢驗(yàn)之后，設(shè)計(jì)工程師必須糾正或者調(diào)整上述檢驗(yàn)中有問(wèn)題的節(jié)點(diǎn)。

　　我們采用一套特殊的DRC規(guī)則集對(duì)版圖進(jìn)行QA檢驗(yàn)，該工藝找到具有阻性的連接點(diǎn)并檢查電源格的完整性以及超寬晶體管。典型的DRC規(guī)則無(wú)法檢查的阻性連接點(diǎn)或軟連接不會(huì)導(dǎo)致芯片的功能故障，但容易產(chǎn)生與頻率相關(guān)的問(wèn)題或穩(wěn)定性故障。

　　為了滿足時(shí)序要求，設(shè)計(jì)工程師有時(shí)必須在噪聲容限和速度之間作出折衷。即便如此，所有電路都必須通過(guò)最小噪聲容限規(guī)則，否則當(dāng)把存儲(chǔ)器嵌入到整個(gè)CPU 后，就存在故障隱患。存儲(chǔ)器、比例邏輯（偽NMOS邏輯）和動(dòng)態(tài)邏輯門(mén)等電路都要經(jīng)過(guò)靜態(tài)和動(dòng)態(tài)噪聲容限分析。對(duì)于那些在同一裸片上參數(shù)不匹配的器件（如差分傳感放大器），要通過(guò)蒙特卡洛Hspice分析，最后，存儲(chǔ)器單元和鎖存器要在所有P-V-T曲線上進(jìn)行可寫(xiě)性測(cè)試。

　　功率分配和電源格的完整性對(duì)宏的性能有顯著影響。電壓IR降到Vdd，Vss上的電位抖動(dòng)對(duì)噪聲容限、時(shí)序甚至電路的功能有重要影響，隨著電源電壓的降低和深亞微米特征尺寸Vts的減小，這個(gè)問(wèn)題甚至?xí)夯Ｔ?.18微米工藝中，窄線距必然電流密度高，從而增加了出現(xiàn)電子遷移故障的可能性。因?yàn)殡娏骱徒苟鸁釙?huì)造成互連線特性的逐步退化，通常在幾個(gè)月或幾年后就可能發(fā)生電子遷移故障，如果故障出現(xiàn)得太早，那么就有可能造成災(zāi)難性的損失。

　　采用Synopsys公司的Pow ermill（Timemill的姊妹工具）仿真整個(gè)宏的電源，能按照放置的位置詳細(xì)描繪各子電路電源的電流圖，該電流圖和宏版圖的RC網(wǎng)表一起，輸入到分析電源總線IR壓降和電子遷移的工具中，該工具將指出任何有故障的線段或觸點(diǎn)/通孔，并允許設(shè)計(jì)工程師改進(jìn)總線，同時(shí)，輸出的版圖錯(cuò)誤標(biāo)識(shí)圖、輪廓圖、 3D電流和電壓分布圖有助于進(jìn)一步分析。

　　事實(shí)上，不僅限于最高速和最小加工工藝，即使0.35微米以上的工藝和 100MHz以下的速度，也可以采用上述QA流程對(duì)噪聲容限、串?dāng)_、IR壓降或電子遷移相關(guān)的故障進(jìn)行檢測(cè)和分析。

　　本文總結(jié)

　　在外包嵌入式存儲(chǔ)器設(shè)計(jì)的時(shí)候，一般都有明確的交付日期。在設(shè)計(jì)初期，存儲(chǔ)器設(shè)計(jì)工程師必須向系統(tǒng)設(shè)計(jì)工程師提供底層規(guī)劃圖、關(guān)于重要邊界和引腳位置的布局和布線約束條件。用戶還希望用精確的HDL模型來(lái)消除系統(tǒng)中出現(xiàn)的小錯(cuò)誤。然后，存儲(chǔ)器設(shè)計(jì)工程師必須提交一個(gè)配備延遲和競(jìng)爭(zhēng)查尋表或方程的時(shí)序庫(kù)，從而方便客戶對(duì)整個(gè)芯片邏輯和時(shí)序進(jìn)行仿真。當(dāng)前的拓?fù)鋱D有助于系統(tǒng)設(shè)計(jì)工程師對(duì)整個(gè)芯片的電源、IR壓降和電子遷移進(jìn)行分析。設(shè)計(jì)工具必須具備一個(gè)用于存儲(chǔ)器模塊測(cè)試的配備測(cè)試向量的測(cè)試基準(zhǔn)以及足夠的文檔。最終設(shè)計(jì)結(jié)果是完整的版圖數(shù)據(jù)庫(kù)，可以作為存儲(chǔ)器模塊直接放置到系統(tǒng)芯片上，同時(shí)還要提供包括仿真、時(shí)序、驗(yàn)證結(jié)果、設(shè)計(jì)細(xì)節(jié)、網(wǎng)表和電路圖在內(nèi)的完整設(shè)計(jì)文件。

　　嵌入式存儲(chǔ)器在半導(dǎo)體芯片中的作用非常重要，它向整個(gè)芯片提供的可互用特性決定了整個(gè)芯片的效率、速度和性能。只有設(shè)計(jì)方法可靠，才能設(shè)計(jì)出優(yōu)良的存儲(chǔ)器。

　　嵌入式存儲(chǔ)器易受外部噪聲的影響，因而要求比傳統(tǒng)的片外存儲(chǔ)器更嚴(yán)格。存儲(chǔ)器的設(shè)計(jì)通常要與整個(gè)芯片并行開(kāi)始，所以工程師必須學(xué)會(huì)預(yù)測(cè)和實(shí)現(xiàn)精確的灰盒存儲(chǔ)器模型。

　　要保證嵌入式存儲(chǔ)器的質(zhì)量，必須建立嚴(yán)格的設(shè)計(jì)標(biāo)準(zhǔn)，設(shè)計(jì)工程師在設(shè)計(jì)過(guò)程中，不僅要善于創(chuàng)新，還要堅(jiān)持采用嚴(yán)格的設(shè)計(jì)方法和質(zhì)量保證工具，只有這樣才能取得設(shè)計(jì)的成功。