電源噪聲一直就是讓設(shè)計人員頭痛的問題，尤其在高速設(shè)計中，消除電源噪聲就不再像在每一個芯片的供電引腳上并聯(lián)電容進行電源濾波那么簡單了。采用π型等效電路以及磁珠等，會給清除電磁干擾帶來一定好處。但是在高速系統(tǒng)中，由于高頻信號在傳導(dǎo)的過程中，其信號回流通過電源系統(tǒng)（尤其是多層板中的平面層）所造成的高頻串擾，才是高速系統(tǒng)中電源噪聲的最大來源。

　　有效地旁路地和電源上的反彈噪聲，即在合適的地方增加去耦電容，例如一個高速信號的過孔也可能會對電源產(chǎn)生很大的噪聲，因此在高速過孔附近加上去耦電容是非常必要的。同時還要注意消除系統(tǒng)中的不同電源間的互相干擾，一般的做法是在一點處連接，中間采用EMI濾波器。

　　3 DSP系統(tǒng)中信號完整性的實例

　　在正交頻分復(fù)用OFDM調(diào)制解調(diào)系統(tǒng)中，時鐘率高達167MHz，時鐘沿時間為0.6ns，系統(tǒng)構(gòu)成中有TMS320C6701 DSP以及SBSRAM、SDRAM、FIFO、FLASH和FPGA（如圖4所示）。其中FIFO采用異步FIFO，主要用作與前端接口的數(shù)據(jù)緩存;DSP的DMA高速地將數(shù)據(jù)搬移到SBSRAM或者SDRAM中;DSP處理完數(shù)據(jù)由多通道緩沖串口（MCBSP）將BIT流輸出到FPGA中進行解碼處理。由于系統(tǒng)工作在很高的時鐘頻率上，所以系統(tǒng)的信號完整性問題就顯得十分重要。

　　首先對系統(tǒng)進行分割，系統(tǒng)中不僅有高速部分，也有異步的低速部分，分割的目的是要重點保護高速部分。DSP與SBSRAM、SDRAM接口是同步高速接口，對它的處理是保證信號完整性的關(guān)鍵;與FIFO、FLASH、FPGA接口采用異步接口，速率可以通過寄存器進行設(shè)置，信號完整性要求容易達到。高速設(shè)計部分要求信號線盡量短，盡量靠近DSP。如果將DSP的信號線直接接到所有的外設(shè)上，一方面DSP的驅(qū)動能力可能達不到要求，另一方面由于信號布線長度的急劇增加，必然會帶來嚴重的信號完整性問題。所以，在該系統(tǒng)中具體的處理辦法是將高速器件與異步低速器件進行隔離（如圖4所示），在這里采用TI的SN74LVTH162245實現(xiàn)數(shù)據(jù)隔離，利用準確的選通邏輯將不同類型數(shù)據(jù)分開;用SN74ALB16244構(gòu)成地址隔離，同時還增強了DSP的地址驅(qū)動能力。這種解決方案可以縮短高速信號線的傳輸距離，以達到信號完整性的要求。

　　其次是對系統(tǒng)中高速時鐘信號與關(guān)鍵信號進行完整性設(shè)計。與SBSRAM接口的時鐘高達167MHz，與SDRAM接口的時鐘高達80MHz，時鐘信號傳輸延遲大小和信號質(zhì)量的優(yōu)劣將直接關(guān)系到系統(tǒng)的定時是否準確。在設(shè)計布局布線時，總是優(yōu)先考慮這些重要的時鐘線，即通過規(guī)劃時鐘線，使得時鐘線的連線遠離其它的信號線;連線盡量短，并且加上地線保護。本系統(tǒng)中由于要求大量存儲器（使用了4片SDRAM），對于要求較高的同步時鐘來說，如果采用星型布局，就很難保證時鐘的扇出能力，而且還將導(dǎo)致PCB布線尺寸的增大，從而直接影響信號完整性。因此很有必要采用時鐘緩沖器來產(chǎn)生4個同相的、延遲極小且一致的時鐘，分別接到4片SDRAM上，這樣不但增加了時鐘信號的驅(qū)動能力，同時很好地保證了信號完整性（如圖5所示）。對于其它的關(guān)鍵信號諸如FIFO的讀寫信號等，也應(yīng)盡心設(shè)計。

　　第三點是解決信號的反射、串擾噪聲問題。這一點在一個高速系統(tǒng)中顯得尤其重要，解決的辦法是通過采用先進的EDA工具，選擇正確的布線策略和端接方式，從而得到理想的信號波形。在設(shè)計本系統(tǒng)時，基于IBIS模型，使用Hyperlynx進行設(shè)計前仿真，根據(jù)仿真結(jié)果，選擇出最優(yōu)的布線策略。圖6為端接和未加端接的信號波形及串擾波形圖，從圖中可以看到端接對消除反射、振蕩和串擾起到了明顯的作用。

　　最后是解決系統(tǒng)中的電源和EMI問題。首先一定要盡量減小系統(tǒng)中的各種電源之間的互相影響，如數(shù)字電源和模擬電源通常只在一點處連接，且中間加磁珠濾波;還要選擇合適的位置放置去耦電容，做到有效地旁路電源和地線上的反彈噪聲;最后是在印制板的頂（TOP）層和底（BOTTOM）層大面積鋪銅，用較多的過孔將這些地平面連接在一起，這些措施對解決EMI和電源噪聲都能起到積極的作用。

　　該系統(tǒng)采用自頂向下的設(shè)計方案，首先進行系統(tǒng)級設(shè)計，將兼容的器件放置在相對集中的區(qū)域;然后進行重要信號的設(shè)計，保證在重要信號的設(shè)計規(guī)則下順利布線;接下來用EDA軟件輔助消除反射、串擾等噪聲;最后進行電源和EMI設(shè)計。該系統(tǒng)現(xiàn)已調(diào)試通過，實踐證明以上保證信號完整性的措施是必要而且正確的。

　　隨著新工藝、新器件的迅猛發(fā)展，高速器件的應(yīng)用變得越來越普遍，高速電路設(shè)計也就成了普遍需要的技術(shù)。信號完整性的分析在高速設(shè)計中的作用舉足輕重，只有解決好高速設(shè)計中的信號完整性，高速系統(tǒng)才能準確、穩(wěn)定地工作。本文提出了若干保證信號完整性的方法和措施，并通過具體高速數(shù)字系統(tǒng)的設(shè)計和實現(xiàn)，驗證了這些方法的可行性，僅供硬件工程師借鑒和參考。