?在line57寫[ 0 ] [ 0 ]。
?然后在line60寫[ 0 ] [ 0 ]。
?然后在line60一個寫[ 0 ] [ 0 ]。
?然后在line60一個寫[ 0 ] [ 0 ]。
?在line57寫入[ 0 ] [ 1 ]（在增量指標J后）。
?然后在line60寫[ 0 ] [ 1 ]。

連續(xù)四個寫入地址[ 0 ] [ 0 ]不能構(gòu)成一個數(shù)據(jù)流模式，而是隨機存取。

?

檢查代碼后發(fā)現(xiàn)在數(shù)組a和數(shù)組b存在類似的問題。它是使用一個FIFO接口訪問代碼已經(jīng)寫好的數(shù)據(jù)，這是不可能實現(xiàn)的。在使用FIFO接口時，Vivado Hls的優(yōu)化directives會有不足，因為當前代碼執(zhí)行了一定的讀寫順序。下面pipeline整個function，對比這兩種方法的差異。

solution6: Pipeline the Function

Step 1 創(chuàng)建solution6，刪掉loop Col下面的Directive，給matrixmul函數(shù)插入PIPELINE Directive

?

Step 2 Run C Synthesis，并比較各個report

?

solution6在較少的時鐘就可以完成，并可以每5個時鐘周期開始一個新的transaction。然而，消耗的資源也大幅增加，因為所有的循環(huán)在設(shè)計中被打開。

Pipelining loops允許循環(huán)保持rolling，從而提供了一個很好的方法來控制area。當pipeline一個函數(shù)時，函數(shù)中包含的所有 loops都是打開，這是一個pipeline的要求。流水線功能設(shè)計可以每5個時鐘周期處理一組（9個）新的samples。這超過了每個時鐘處理1個sample的要求，因為高級綜合的默認行為是產(chǎn)生一個最高性能的設(shè)計。pipeline function會產(chǎn)生最好的性能，然而，如果它超過所需性能，它可能需要多個額外的directives。

優(yōu)化 I/O Accesses的C代碼

進一步優(yōu)化需要重新編寫代碼，下面介紹如何修改matrixmul.cpp的代碼，來幫助克服一些在代碼中固有的性能限制。
Step 1 創(chuàng)建并打開Project
找到Design_Optimization lab2文件夾，依次在Command Prompt 窗口輸入vivado_hls –f run_hls.tcl和vivado_hls –p matrixmul_prj

Step 2 打開matrixmul.cpp源代碼

?

審查代碼并確認以下：
?之前的directives在這里（包括FIFO接口）以pragmas形式指定的代碼。
? for循環(huán)已被添加到緩存行和列讀取。
?當最終的結(jié)果是計算為每個值時，一個臨時變量被用于累計，并且端口res只能被寫入。
?因為對于for循環(huán)緩存行和列需要多個周期去執(zhí)行讀取，pipeline directive已應(yīng)用于Col for循環(huán)，來確保這些緩存for循環(huán)自動打開。

Step 3 Run C Synthesis

?

該設(shè)計已被完全綜合，每個時鐘周期讀取一個使用數(shù)據(jù)流FIFO接口的sample。

總結(jié)

本文介紹了如何分析pipelined loops，并準確地理解哪些限制阻止優(yōu)化目標的實現(xiàn)。以及對function 和 loop 進行pipeline的優(yōu)點和缺點。代碼中意外dependencies可以阻止硬件設(shè)計目標實現(xiàn)，如何通過修改源代碼來克服它們。