1 概述

Vivado HLS 是 Xilinx 提供的一個工具，是 Vivado Design Suite 的一部分，能把基于 C 的設(shè)計 （C、C++ 或 SystemC）轉(zhuǎn)換成在 Xilinx 全可編程芯片上實現(xiàn)用的 RTL 設(shè)計文件 （VHDL/Verilog 或 SystemC）。?

1.1 vivado hls 的設(shè)計流程

圖1? vivado hls的工作流程

Vivado HLS 流程有三種不同的 RTL 格式可以提供。如下：

IP-XACT — IP-XACT 是由 SPIRIT 財團提出的一種公共的設(shè)計 IP 的文檔規(guī)范。這是一種被廣泛使用的描述 IP 的 XML 模版，它與具體的工具無關(guān)而且機器可讀 。

IP Core — 選擇這個選項的時候，你的 IP 會被輸出成能被輸入到 XPS 去的格式。

SysGen — 這個選項讓你能把結(jié)果 RTL 文件輸出成一個可以用在 System Generator 的設(shè)計中的包。?

1.2 TCL腳本簡介

TCL(最早稱為“工具命令語言”"Tool Command Language", 但是目前已經(jīng)不是這個含義，不過我們?nèi)匀环Q呼它為TCL)是一種腳本語言。 由John Ousterhout創(chuàng)建。 TCL很好學(xué)，功能很強大。TCL經(jīng)常被用于 快速原型開發(fā),腳本編程，GUI和測試等方面。TCL念作“踢叩” "tickle".

2 labs2 使用tcl腳本進行c,c++到RTL級的仿真綜合

利用上一節(jié)labs1的工程文件fir.c fir.h fir_test.c使用tcl腳本運行來完成整個工程的仿真，綜合，以及實現(xiàn)生成ip等動作。更加方便和快捷的完成我們的設(shè)計。
Run_hls.tcl腳本源碼如下：

Labs2工程目錄如下圖。包括fir.c、fir.h、fir_test.c、out.gold.dat以及run_hls.tcl等文件。

第一步? 打開 vivado hls command prompt 如下圖
?

第二步? cd 到labs2目錄下圖

第三步? 輸入vivado_hls -f run_hls.tcl 回車

整個腳本運行的過程如下視頻：

運行完成后labs2目錄如下圖

和labs1一樣生成了我們所需要的csim，sim,syn,impl和fir濾波器的verilog文件。完成了c轉(zhuǎn)化成verilog的過程。下節(jié)將演示如何添加fir濾波器ip和vivado生成modelsim仿真庫以及聯(lián)合modelsim仿真fir濾波器。