設(shè)計(jì)人員使用賽靈思級(jí)高層次綜合工具，能以類似軟件的方式用高級(jí)編程結(jié)構(gòu)描述包處理系統(tǒng)，而使用RTL則難以實(shí)現(xiàn)。

不同層面的協(xié)議處理常見于各種新型通信系統(tǒng)，因?yàn)槿魏涡畔⒔涣鞫夹枰褂媚撤N通信協(xié)議。通信協(xié)議一般包含數(shù)據(jù)包。數(shù)據(jù)包由發(fā)送方創(chuàng)建，由接收方重新組合，這些操作都要遵循協(xié)議規(guī)范。這樣協(xié)議處理無(wú)處不在，需要FPGA設(shè)計(jì)人員特別關(guān)注。因此高效地實(shí)現(xiàn)協(xié)議處理功能對(duì)FPGA有非常重要的意義。

設(shè)計(jì)人員在視頻處理和信號(hào)處理領(lǐng)域運(yùn)用高層次綜合（HLS）功能已取得巨大成功。使用HLS，用戶可使用高級(jí)編程語(yǔ)言來(lái)表達(dá)硬件功能。為測(cè)試這種技術(shù)用于包處理的效果，我們用賽靈思Vivado HLS工具構(gòu)建了一個(gè)完整的原型系統(tǒng)，其結(jié)果確實(shí)令人振奮。Vivado HLS不僅讓我們將開發(fā)時(shí)間縮減了一半，而且還減少了資源使用并降低了時(shí)延。我們的原型系統(tǒng)是一個(gè)簡(jiǎn)單的ARP/ICMP服務(wù)器，能對(duì)ping和地址解析協(xié)議（ARP）請(qǐng)求做出響應(yīng)并解析IP地址查詢。
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下面我們深入了解一下Vivado HLS是如何幫助設(shè)計(jì)人員解決在協(xié)議處理過(guò)程中遇到的主要問題。為了解這項(xiàng)技術(shù)的優(yōu)勢(shì)，應(yīng)首先詳細(xì)了解Vivado HLS，掌握其工作方式。

提高抽象層次

Vivado HLS能提高系統(tǒng)設(shè)計(jì)的抽象層次，為設(shè)計(jì)人員帶來(lái)切實(shí)的幫助。Vivado HLS通過(guò)下面兩種方法提高抽象層次：
? 使用C/C++作為編程語(yǔ)言，充分利用該語(yǔ)言中提供的高級(jí)結(jié)構(gòu)；
? 提供更多數(shù)據(jù)原語(yǔ)，便于設(shè)計(jì)人員使用基礎(chǔ)硬件構(gòu)建塊（位向量、隊(duì)列等）。

與使用RTL相比，這兩大特性有助于設(shè)計(jì)人員使用Vivado HLS更輕松地解決常見的協(xié)議系統(tǒng)設(shè)計(jì)難題。最終簡(jiǎn)化系統(tǒng)匯編，簡(jiǎn)化FIFO和存儲(chǔ)器訪問，實(shí)現(xiàn)控制流程的抽象。HLS的另一大優(yōu)勢(shì)是便于架構(gòu)研究和仿真。

Vivado HLS把C++函數(shù)視為模塊，函數(shù)定義等效于模塊的RTL描述，函數(shù)調(diào)用等效于模塊實(shí)例化。這種方法能減少需要用戶編寫的代碼量，進(jìn)而顯著簡(jiǎn)化用于系統(tǒng)描述的結(jié)構(gòu)代碼，最終加速系統(tǒng)匯編進(jìn)程。

在Vivado HLS中，存儲(chǔ)器或FIFO可通過(guò)兩種方法訪問。一種是通過(guò)合適的對(duì)象（比如對(duì)流對(duì)象的讀寫）。另一種是直接訪問綜合工具隨后將實(shí)現(xiàn)為Block RAM或分布式RAM的標(biāo)準(zhǔn)C陣列。綜合工具會(huì)根據(jù)需要處理額外的信令、同步或?qū)ぶ穯栴}。

從控制流的角度，Vivado HLS從簡(jiǎn)單的FIFO接口到完整的AXI4-Stream均可提供整套流控制感知接口。使用這些接口，設(shè)計(jì)人員可直接訪問數(shù)據(jù)，無(wú)需檢查背壓或數(shù)據(jù)可用性。Vivado HLS會(huì)適當(dāng)?shù)卣{(diào)度執(zhí)行，應(yīng)對(duì)一切緊急情況，同時(shí)確保正確完成執(zhí)行。

設(shè)計(jì)人員還會(huì)感激Vivado HLS提供的另一項(xiàng)功能，即簡(jiǎn)便的架構(gòu)研究功能。用戶只需在代碼中插入程序指令（如使用GUI或批處理模式時(shí)的Tcl命令），就可以把設(shè)計(jì)所需特性傳遞給綜合工具。這樣用戶可以在不修改設(shè)計(jì)代碼本身的情況下研究大量備選架構(gòu)方案。研究的范圍可以是模塊流水線化等根本性問題，也可以是FIFO隊(duì)列深度等較常見的問題。

最后，C和RTL仿真是Vivado HLS另一個(gè)大放異彩的地方。設(shè)計(jì)一般采用兩步流程驗(yàn)證：第一步是C語(yǔ)言仿真。這個(gè)步驟中C/C++的編譯和執(zhí)行與常見的C/C++程序相同；第二步是C/RTL協(xié)仿真。在這步驟中，Vivado HLS會(huì)根據(jù)C/C++測(cè)試平臺(tái)自動(dòng)生成RTL測(cè)試平臺(tái)，然后設(shè)置并執(zhí)行RTL仿真，檢查實(shí)現(xiàn)方案吧的正確性。

如能充分發(fā)揮這些優(yōu)勢(shì)，這將對(duì)于用戶的系統(tǒng)設(shè)計(jì)大有裨益。這不僅體現(xiàn)在開發(fā)時(shí)間和生產(chǎn)力上，還由于Vivado HLS代碼更加緊湊的特點(diǎn)，體現(xiàn)在代碼可維護(hù)性和可讀性上。此外通過(guò)高層次綜合，用戶仍能有效控制架構(gòu)及其特性。正確理解和使用Vivado HLS程序?qū)?shí)現(xiàn)這一控制起著根本作用。

高層次綜合在賽靈思提供的包處理解決方案的層級(jí)結(jié)構(gòu)中起著承上啟下、承前啟后的作用。而Vivado SDNet（見《賽靈思雜志》第87期的封面專題報(bào)道）和RTL則對(duì)其起到補(bǔ)充作用。Vivado SDnet使用特定領(lǐng)域語(yǔ)言，提供一種大為簡(jiǎn)便但相當(dāng)受限的協(xié)議處理系統(tǒng)表達(dá)方法。RTL則可以用于Vivado HLS無(wú)法表達(dá)的大量系統(tǒng)的實(shí)現(xiàn)工作（例如使用DCM或差分信號(hào)并需要詳細(xì)時(shí)鐘管理的各類系統(tǒng)）。雖然有種種局限，Vivado HLS仍然是在保證結(jié)果質(zhì)量或設(shè)計(jì)人員靈活性的前提下設(shè)計(jì)大部分協(xié)議處理解決方案的有效途徑。

設(shè)置簡(jiǎn)單系統(tǒng)

開始新設(shè)計(jì)時(shí)需要完成的最基本工作首先是確定設(shè)計(jì)的結(jié)構(gòu)，然后將其實(shí)現(xiàn)在Vivado HLS中。Vivado HLS中的基本系統(tǒng)構(gòu)建塊是C/C++函數(shù)。構(gòu)建一個(gè)由模塊和子模塊組成的系統(tǒng)意味著需要用一個(gè)頂層函數(shù)來(lái)調(diào)用底層函數(shù)。圖1所示的是一個(gè)極為簡(jiǎn)單的三級(jí)流水線，我們以此為例來(lái)介紹Vivado HLS中系統(tǒng)構(gòu)建的基本思路。一般采用流水線化設(shè)計(jì)執(zhí)行協(xié)議處理，由每一級(jí)負(fù)責(zé)解決處理的特定部分。

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構(gòu)建一個(gè)由模塊和子模塊組成的系統(tǒng)意味著需要用一個(gè)頂層函數(shù)來(lái)調(diào)用底層函數(shù)。

例1：在Vivado HLS中創(chuàng)建簡(jiǎn)單系統(tǒng)
1 void topLevelModule(stream&inData,
stream&outData) {
2 #pragma HLS dataflow interval=1
3
4 #pragma INTERFACE axis port=inData
5 #pragma INTERFACE axis port=outData
6
7 static stream> modOne2modTwo;
8 static stream> modTwo2modThree;
9
10 moduleOne(inData, modOne2modTwo);
11 moduleTwo(modOne2modTwo, modTwo2modThree);
12 moduleThree(modTwo2modThree, outData);
13 }

例1中的代碼用于創(chuàng)建頂層模塊函數(shù)，供調(diào)用所有其它子函數(shù)使用。頂層模塊函數(shù)使用兩個(gè)參數(shù)，均屬于“流”（stream）類（Vivado HLS庫(kù)中提供的模塊類之一）。流是一種HLS建模架構(gòu)，代表準(zhǔn)備以流方式交換的數(shù)據(jù)通過(guò)的接口。流可以實(shí)現(xiàn)為FIFO隊(duì)列或內(nèi)存，也可以是一種能夠配合任何C++架構(gòu)使用的模板類。在本例中，我們定義了一種稱為axiWord的數(shù)據(jù)結(jié)構(gòu)（Struct），如例2所示。

例2：定義流接口使用的C++ 結(jié)構(gòu)
structaxiWord {
ap_uint<64> data;
ap_uint<8>strb;
ap_uint<1> last;
};

該struct用于定義AXI4-Stream接口的部分字段。Vivado HLS能自動(dòng)支持此類接口，使用編譯指令（pragma）語(yǔ)句即可完成設(shè)定。編譯指令是對(duì)高層次綜合工具的指令，用于指導(dǎo)工具實(shí)現(xiàn)要求的結(jié)果。例1中第4行和第5行的編譯指令用于告知Vivado HLS這兩個(gè)指令（具體是頂層模塊的輸入和輸出端口）將使用AXI4-Stream接口。AXI4-Stream I/F包含兩個(gè)必備信號(hào)，分別是有效信號(hào)和就緒信號(hào)，但它們沒有包含在聲明的數(shù)據(jù)結(jié)構(gòu)中。這是由于Vivado HLS AX4 I/F會(huì)在內(nèi)部處理這些信號(hào)，也就是說(shuō)它們對(duì)用戶邏輯而言是透明的。如前文所述，在使用AXI4-Stream I/F時(shí)，從用戶處抽象流控制完全由Vivado HLS完成。

當(dāng)然未必一定使用AXI4-Stream接口。Vivado HLS提供有豐富的總線接口。這里選擇AXI4-Stream作為常見標(biāo)準(zhǔn)接口的示例，供用戶進(jìn)行包處理。

實(shí)現(xiàn)我們的設(shè)計(jì)的下一項(xiàng)工作是確保我們的三個(gè)模塊彼此互聯(lián)。這項(xiàng)工作也通過(guò)流完成，不過(guò)這次它們是位于頂層模塊的內(nèi)部。第7行和第8行用于聲明實(shí)現(xiàn)這一目標(biāo)的兩個(gè)流。這兩個(gè)流使用了另一種Vivado HLS結(jié)構(gòu)ap_uint。這是一種無(wú)符號(hào)一維位陣列，隨后將按此對(duì)其操作。同時(shí)這也是又一種模板類，因此必須設(shè)定這個(gè)陣列的寬度。在本例中使用64位，與頂層模塊輸入輸出I/F的數(shù)據(jù)成員寬帶匹配。還有一點(diǎn)需要詳細(xì)說(shuō)明的是這些流全部聲明為靜態(tài)變量。靜態(tài)變量是指其值不隨函數(shù)調(diào)用變化的一種變量。由于在作為順序C/C++程序執(zhí)行時(shí)頂層模塊（以及全部的子模塊）每個(gè)時(shí)鐘周期會(huì)被調(diào)用一次，所以任何需要保持其值不隨時(shí)鐘周期變化的變量都需要聲明為靜態(tài)變量。

創(chuàng)建流水線設(shè)計(jì)

將要討論的最后也是最重要的一個(gè)是編譯指令。第2行中的數(shù)據(jù)流編譯指令指示Vivado HLS盡量以并行方式安排執(zhí)行該函數(shù)的所有子函數(shù)?！癷nternal”參數(shù)用于設(shè)置該模塊的初始化間隔（II）。初始化間隔（II）告知Vivado HLS該模塊必須具備的處理新輸入數(shù)據(jù)字的頻次，故決定了設(shè)計(jì)的吞吐量。不過(guò)這并不妨礙模塊內(nèi)部的流水線化和擁有>1的時(shí)延。當(dāng)II=2時(shí)，該模塊將用兩個(gè)周期完成數(shù)據(jù)字的處理，然后再讀入新的數(shù)據(jù)字。以這種方式Vivado HLS可以簡(jiǎn)化模塊最終的RTL。也就是說(shuō)，在一個(gè)典型的協(xié)議處理應(yīng)用中，設(shè)計(jì)必須具備每個(gè)時(shí)鐘周期處理一個(gè)數(shù)據(jù)字的能力，故從現(xiàn)在起我們令I(lǐng)I=1。

初始化間隔（II）告知Vivado HLS該模塊必須具備的處理新輸入數(shù)據(jù)字的頻次，故決定了設(shè)計(jì)的吞吐量。

最后要解決的問題是函數(shù)調(diào)用本身。在Vivado HLS中，這個(gè)過(guò)程對(duì)應(yīng)的是模塊的實(shí)例化。傳遞給每個(gè)模塊的參數(shù)實(shí)質(zhì)上定義了模塊的通信端口。在本例中，通過(guò)將輸入連接到第一個(gè)模塊，然后用 modOne2modTwo流把第一個(gè)模塊連接到第二個(gè)模塊，依次類推，將三個(gè)模塊鏈接起來(lái)。