隨著人們生活水平的提高，公路上的私家車輛也增多了，但隨之帶來的問題就是交通事故發(fā)生率居高不下，嚴重危害著人們的生命安全。文中就如何預防交通事故發(fā)生，研究設計一種響應迅速、高可靠性并且經濟實用的汽車防擅報警設備。該設備在設計過程中的關鍵任務是利用置于汽車車頭左右兩端的雙路通道高速采集激光雷達回波信號并對其進行實時存儲和處理，進而快速測量自身交通工具與障礙物之間的距離及相對速度。

1 系統(tǒng)概述

對用于高速公路中的雷達系統(tǒng)而言，考慮到開車的速度比較快，對于一些突發(fā)事件無法立刻做出響應，因此就要求設計的防撞雷達探測距離盡量長些，可讓駕駛員提前做好安全準備工作，因此這種高速公路防撞系統(tǒng)一般選用激光探測法。采用激光測距的汽車防撞系統(tǒng)結構圖，如圖1所示。

2 硬件總體設計原理及框圖

對于激光雷達回波信號經過光電器件轉換后形成的電信號，其信號頻率高，脈沖寬度相對比較窄，信號幅度低，背景噪音大，如果是選用低速的數據采集系統(tǒng)進行數據采集的話，那么將會存在數據精度不高的不足，所以必須采用高采樣率、高分辨率的數據采集系統(tǒng)。系統(tǒng)總體原理框圖如圖2所示。

該系統(tǒng)的主要信號流程：由激光傳感器獲得的2路激光雷達回波信號先通過緩沖放大等前端調理后，同時送到AD轉換電路進行模數轉換，然后可以同時被中央邏輯控制模塊FPGA來采集，這樣相對于用DSP的分時采集來說，極大的提高了速度。FPGA一方面完成對A／D的采樣控制，另一方面與DSP的EMIF接口形成傳輸通道，完成了AD與DSP之間的數據傳輸任務，避免了ADC直接與DSP通信，降低了對大量的數據傳輸的壓力。

2．1 前端信號調理電路

2．1．1 前端放大電路

從傳感器中輸出的信號必須經過調理才能夠有效地進行數據采集，為了達到最高的測量精度，應該使被測信號的電壓變化范圍放大至ADC最大量程附近，所以需要將傳感器出來的小信號通過前端放大電路線性放大成適合系統(tǒng)的的電信號。在本系統(tǒng)中主要選用了AD公司生產的AD8062低成本的運放模塊來實現的，如圖3所示。

2．1．2 前端差分電路

為了消除偶次諧波分量，抑制共模噪聲源，起到系統(tǒng)抗干擾的效果，本系統(tǒng)的AD轉換電路采用差分輸入的形式，而信號經過放大電路后得到的是單端信號，所以，必須要將前端的輸入單端信號轉化為差分信號。本設計選用了ADI公司生產的AD8620驅動芯片構成差分驅動電路，其具體電路設計如圖4所示。

2．2 AD轉化電路

在數據采集系統(tǒng)中AD是比較重要的環(huán)節(jié)，主要完成對激光回波信號的采集工作，而采樣時鐘信號可以由FPGA電路內部的時鐘模塊來提供。ADI公司的AD9481，可以采用差分輸入，采樣率達到250 MSPS，并且采用250 M的PECL標準的時鐘信號，為此在設計中為產生該差分時鐘信號，考慮選用MC100LEL16的時鐘芯片。AD9481的數字輸出屬于并行接口，有16位的數據流，對于這么高速的數據與存儲會出現競爭冒險，使系統(tǒng)不穩(wěn)定，因此在設計時AD與FPGA的輸出端之間串接了一個100 Ω的電阻，可以消除出現在0～1之間的毛刺與高速數據線之間的干擾，具體的AD硬件原理如圖5所示。

2．3 數據處理部分硬件電路

本系統(tǒng)數據處理部分由FPGA和DSP兩個部分來完成。根據前一級AD電路的信號輸出時序進行VHDL編程，來實現同時對兩路AD輸出的數字信號的采集，將數據輸入到FIFO模塊中，然后通過EMIF總線將數據快速傳輸到DSP里進行相關算法的運算。

2．3．1 FPGA電路

FPGA采用硬件編程實現復雜的邏輯功能，不僅能夠對采集到的大批量數據流進行預處理，而且作為整個控制系統(tǒng)的核心部分，提供系統(tǒng)所需的時鐘信號，保證數據的有序采集，而且作為數據傳輸的紐帶，保證了AD與DSP進行數據傳輸。結合采樣存儲傳輸等功能FPGA的模塊主要分為4個部分：時鐘管理模塊、A／D控制模塊、FIFO緩存模塊、與DSP的EMIF接口模塊：

1）時鐘管理模塊，該部分主要是產生系統(tǒng)所需的各模塊的時鐘信號，本系統(tǒng)采用ISE軟件自帶的DCM模塊來實現。

2）A／D控制器：根據當前選擇的采樣模式為A／D提供相應的控制信號以使A／D正常工作；并通過AD電路的信號輸出時序將AD輸出的數字信號進行采集。

3）FIFO緩存模塊：主要實現將高速采集到的數據緩存到FIFO中。當緩存滿時，FIFO的滿標志（full）向DSP申請中斷，DSP相應中斷后采用DMA傳輸方式把采樣效據讀到內存中進行數據實時處理。

4）與DSP的EMIF接口模塊：DSP通過EMIF接口與FPGA內部的RAM連接，實現了將FPGA中緩存的數據與DSP進行高速傳輸的作用。

2．3．2 DSP與FPGA的接口設計

本系統(tǒng)在設計中DSP主要是通過C6713器件的外部存儲器接口EMIF與FPGA進行數據通信。外部存儲器接口（EMIF）是TMS DSP器件上的一種接口。一般來說，EMIF可實現DSP與不同類型存儲器（SRAM、Flash RAM、DDR-RAM等）的連接。用EMIF與FPGA相連，從而使FPGA平臺充當一個協同處理器、高速數據處理器或高速數據傳輸接口。

其EMIF的總線接口圖如圖6所示。

在完成對EMIF的DSP配置后，接下來就是實現EMIF接口的FPGA配置工作，保證FPGA中的數據正常的讀入到DSP中。在FPGA中配置EMIF接口的連接圖如圖7所示。

該模塊是DSP與FPGA進行通信的接口模塊。通過該模塊，DSP可以實現向FPGA傳輸控制信號，FPGA也可以通過該模塊將FIFO中的數據傳給DSP。CE、WE、RE、OE為DSP輸入的使能信號，CLK為FPGA提供內部時鐘，CLKOUT2是EMIF的輸出時鐘，為DSP與FPGA通信提供時鐘頻率，DSP_Addr（19：0）為DSP的輸入地址，DSP_DataBus（31：0）為DSP的數據總線。FPGA根據讀使能信號OE與片選信號CE的輸入邏輯來判斷EMIF是進行讀操作還是寫操作。當DSP通過EMIF讀取數據時，FPGA中的數據從dpram_data（31：0）輸入，由DSP_DataBus（31：0）管腳傳送給DSP；若寫數據，將DSP_DataBus（31：0）傳來的數據從dout（31：0）送入FPGA。

2．4 人機交互模塊

人機交互模塊分為按健電路和LCD顯示電路。限于篇幅，本文僅介紹LCD電路。

LCD顯示部分我們采用真空熒光顯示點陣式VFD屏，其優(yōu)點是能高亮度發(fā)光。由于我們選擇的屏是5 V供電，所以由DSP過來的3．3 V的信號線需要經過74LVCA245轉化為5 V，再與VFD屏的控制器接口相連，LCD控制器接口如圖8所示。

3 軟件設計

本系統(tǒng)軟件主要由DSP和FPGA組成。其中DSP由系統(tǒng)初始化部分；系統(tǒng)功能模塊的EMIF模塊，FLASH模塊和SDRAM模塊組成以及人機交互模塊組成。而FPGA設計則由FIFO模塊以及DCM模塊組成，軟件總體模塊框圖如圖9所示。

在整個系統(tǒng)中，DSP芯片負責DSP系統(tǒng)初始化部分和系統(tǒng)功能模塊兩個部分。其中DSP系統(tǒng)初始化部分包括DSP引導程序，DSP芯片中各硬件寄存器的設置，以及EDMA，定時中斷等寄存器的設置。而系統(tǒng)功能模塊中，包括FLASH模塊和SDRAM模塊，由于本系統(tǒng)中DSP需要處理的數據容量比較大，自身的存儲容量不夠，所以一些數據需要存儲于FLASH中，而在運行過程中，很多數據的處理也要在SDRAM中進行；而DSP EMIF模塊主要用來連接FPGA，FLASH和SDRAM。

FPGA邏輯設計部分包括了AD邏輯設計，DCM邏輯設計以及FIFO模塊的邏輯設計。這塊功能設計的主要目的是利用FPGA的硬件邏輯模塊，同時進行2路高速AD數據的采集，并將數據放至由ISE軟件的IPcore生成的FIFO中，最后由FIFO再通過由與EMIF相對應的邏輯接口將數據傳輸到DSP中。而整個邏輯設計過程中，其時鐘均由DCM模塊來產生，DCM模塊可以由ISE軟件的IPcore來生成，可以通過IP core生成系統(tǒng)需要的時鐘頻率，有延時少，抖動小等優(yōu)點。

最后人機交互程序主要是包括LCD模塊以及鍵盤模塊。其中LCD來對數據進行顯示，而鍵盤模塊來對系統(tǒng)的各個參數進行設定。

4 結束語

文中在對目前高速數據采集系統(tǒng)的發(fā)展狀況、FPGA可編程控制器件和DSP數字信號處理系統(tǒng)的深入研究的基礎上，采用了高速ADC+FPGA+ DSP的設計方案，設計了一款高速數據采集系統(tǒng)，能夠用于高速行駛的汽車防撞報警設備中，實時檢測目標汽車與障礙物之間的距離，及時提醒駕駛員要提高警惕，注意安全駕駛。