定時(shí)引擎通過(guò)NI VeriStand系統(tǒng)瀏覽器進(jìn)行配置，使FPGA與NI VeriStand實(shí)時(shí)應(yīng)用程序以及系統(tǒng)中的其它硬件I/O設(shè)備實(shí)現(xiàn)同步。在用戶的NI VeriStand實(shí)時(shí)應(yīng)用程序部署完成之后，加載用戶的FPGA特性，同時(shí)定時(shí)引擎等待來(lái)自NI VeriStand的啟動(dòng)條件。

圖3. 初始化定時(shí)引擎

在用戶的實(shí)時(shí)應(yīng)用程序確認(rèn)啟動(dòng)觸發(fā)之前，NI VeriStand設(shè)置循環(huán)速率(μs)、寫(xiě)入RTSI和使用外部定時(shí)參數(shù)。這三個(gè)參數(shù)完成定時(shí)引擎的同步模式(主、從或不同步)配置，并設(shè)置用戶特性與NI VeriStand實(shí)時(shí)應(yīng)用程序之間的通訊速率。

NI VeriStand – 生成PXI FPGA時(shí)鐘子VI以生成時(shí)鐘，此時(shí)鐘用來(lái)為下文討論的通信循環(huán)以及同步處理定時(shí)。在主模式下，F(xiàn)PGA利用在其上運(yùn)行的循環(huán)計(jì)時(shí)器對(duì)通信循環(huán)進(jìn)行計(jì)時(shí)，并將時(shí)鐘導(dǎo)入到實(shí)時(shí)系統(tǒng)集成(RTSI)總線上，以便同步其它硬件設(shè)備。在從模式下，F(xiàn)PGA監(jiān)控RTSI總線，并用RTSI0上獲取的時(shí)鐘對(duì)通信循環(huán)進(jìn)行定時(shí)。在非同步模式下，F(xiàn)PGA用自帶的循環(huán)計(jì)時(shí)器對(duì)通信循環(huán)進(jìn)行計(jì)時(shí)，并且不向RTSI總線導(dǎo)出任何信號(hào)。

除了實(shí)現(xiàn)硬件同步，定時(shí)引擎還能實(shí)現(xiàn)與NI VeriStand實(shí)時(shí)應(yīng)用程序的同步。圖4所示為通信循環(huán)的一部分。

圖4. NI VeriStand與FPGA同步

NI VeriStand – 等待FPGA時(shí)鐘子VI用作通信循環(huán)的循環(huán)計(jì)時(shí)器，等待來(lái)自NI VeriStand – 生成PXI FPGA時(shí)鐘子VI的時(shí)鐘信號(hào)。另外，在主機(jī)模式下，NI VeriStand在確認(rèn)啟動(dòng)控制之前，先確認(rèn)產(chǎn)生IRQ。在確認(rèn)產(chǎn)生IRQ之后，NI VeriStand – 與主機(jī)同步子VI在通信循環(huán)的每個(gè)迭代中確認(rèn)一個(gè)中斷。如果FPGA被設(shè)置為主機(jī)，NI VeriStand實(shí)時(shí)應(yīng)用程序的執(zhí)行將通過(guò)此IRQ信號(hào)由FPGA進(jìn)行定時(shí)。

通信循環(huán)

通信循環(huán)負(fù)責(zé)發(fā)送和接收NI VeriStand實(shí)時(shí)應(yīng)用程序的數(shù)據(jù)。由于NI VeriStand按照硬件計(jì)時(shí)單點(diǎn)方式更新通道，F(xiàn)PGA必須按照NI VeriStand引擎中的主控制循環(huán)所規(guī)定的速率運(yùn)行通信循環(huán)。欲了解NI VeriStand引擎的更多信息，請(qǐng)參考NI VeriStand幫助。

通信循環(huán)的定時(shí)由NI VeriStand – 等待FPGA時(shí)鐘子VI來(lái)實(shí)現(xiàn)，此子VI作為循環(huán)計(jì)時(shí)器，等待前述的NI VeriStand – 生成PXI FPGA時(shí)鐘子VI來(lái)生成時(shí)鐘。

圖5. 數(shù)據(jù)通信循環(huán)

如圖5所示，采取64位數(shù)據(jù)包格式的數(shù)據(jù)，通過(guò)DMA先入先出內(nèi)存緩沖(FIFO)，發(fā)送至NI VeriStand實(shí)時(shí)應(yīng)用程序，另外，通過(guò)DMA FIFO來(lái)接收來(lái)自NI VeriStand實(shí)時(shí)應(yīng)用程序的、采取64位數(shù)據(jù)包格式的數(shù)據(jù)。

發(fā)送至NI VeriStand的第一個(gè)數(shù)據(jù)包包含了來(lái)自NI VeriStand – 與主機(jī)同步子VI的信息，該信息解釋了FPGA循環(huán)是否在此之后運(yùn)行。發(fā)送至主機(jī)的其他數(shù)據(jù)包中包含了由FPGA執(zhí)行的測(cè)量或計(jì)算數(shù)據(jù)。數(shù)據(jù)包通過(guò)寫(xiě)入到For循環(huán)中的NI VeriStand – 發(fā)送數(shù)據(jù)包至主機(jī)子VI進(jìn)行發(fā)送，此VI負(fù)責(zé)寫(xiě)入到DMA_READ FIFO。DMA_READ FIFO在項(xiàng)目瀏覽器中進(jìn)行定義，并且必須指定其深度，使其中的元素?cái)?shù)目至少等于每次迭代傳輸?shù)臄?shù)據(jù)包大小。

數(shù)據(jù)通過(guò)DMA_WRITE FIFO發(fā)送至FPGA，DMA_WRITE FIFO也在項(xiàng)目瀏覽器中進(jìn)行定義。另外，必須規(guī)定其深度，使其中的元素?cái)?shù)目至少等于每次迭代傳輸?shù)臄?shù)據(jù)包大小。通過(guò)For循環(huán)中的NI VeriStand – 接收主機(jī)數(shù)據(jù)包子VI讀取FPGA上的DMA_WRITE FIFO。配置For循環(huán)時(shí)，必須使其迭代次數(shù)與While循環(huán)的每次迭代所需讀取的數(shù)據(jù)包數(shù)目相同。然后，分割數(shù)據(jù)包，并發(fā)送至用戶FPGA的適當(dāng)部分。在圖5中，黃色標(biāo)題的子VI代表I/O資源。此循環(huán)中采集或生成的所有I/O均與NI VeriStand以及系統(tǒng)中的其它硬件設(shè)備同步。

并行處理循環(huán)

并行處理循環(huán)是NI VeriStand構(gòu)架中的自定義FPGA特性的最后一部分。這些循環(huán)之所以稱為并行，是因?yàn)樗鼈兯捎玫臅r(shí)鐘不是NI VeriStand通信循環(huán)以及系統(tǒng)中其它硬件的定時(shí)時(shí)鐘。這些循環(huán)可以簡(jiǎn)單地從自定義定時(shí)I/O上采集或生成數(shù)據(jù)，或者負(fù)責(zé)完成自定義測(cè)量和生成，例如PWM I/O。另外，它們也可以用來(lái)協(xié)助處理從NI VeriStand發(fā)送至FPGA的數(shù)據(jù)。圖6所示的模板實(shí)例包含了PWM輸入和輸出。

圖6. 并行PWM循環(huán)

如圖5和6所示，并行處理循環(huán)通過(guò)局部變量完成通信循環(huán)的數(shù)據(jù)發(fā)送/接收。通信循環(huán)只按照自己的運(yùn)行速率更新這些本地變量，并且只將本地變量的當(dāng)前值(無(wú)緩沖)發(fā)送至NI VeriStand主機(jī)。并行循環(huán)的數(shù)據(jù)被通信循環(huán)抽選，但是并行循環(huán)的定時(shí)并不受通信循環(huán)的影響。

5. 后續(xù)步驟

對(duì)于實(shí)時(shí)測(cè)試應(yīng)用，基于FPGA的I/O接口具有許多優(yōu)勢(shì)。利用這些接口，用戶能夠創(chuàng)建自定義I/O設(shè)備，實(shí)現(xiàn)信號(hào)處理、仿真、觸發(fā)和控制等任務(wù)的合并，另外這些I/O設(shè)備可以方便地重新進(jìn)行配置，以滿足新的要求，或者創(chuàng)建能夠用于多種應(yīng)用程序的測(cè)試系統(tǒng)，而無(wú)需更改硬件設(shè)置。NI VeriStand提供了一個(gè)實(shí)現(xiàn)通信機(jī)制和數(shù)據(jù)處理的框架，從而降低了在實(shí)時(shí)測(cè)試應(yīng)用中使用FPGA所需要的開(kāi)發(fā)工作量，使用戶能夠集中于FPGA功能的開(kāi)發(fā)。然后，用戶可以像處理其它硬件I/O接口一樣，將FPGA特性無(wú)縫地插入到NI VeriStand中，并使用基于配置的環(huán)境完成其余的實(shí)時(shí)測(cè)試應(yīng)用。