MOS管開關電路的定義

　　MOS管開關電路是利用MOS管柵極（g）控制MOS管源極（s）和漏極（d）通斷的原理構造的電路。因MOS管分為N溝道與P溝道，所以開關電路也主要分為兩種。

　　P溝道MOS管開關電路

　　路編輯PMOS的特性，Vgs小于一定的值就會導通，適合用于源極接VCC時的情況（高端驅動）。需要注意的是，Vgs指的是柵極G與源極S的電壓，即柵極低于電源一定電壓就導通，而非相對于地的電壓。但是因為PMOS導通內阻比較大，所以只適用低功率的情況。大功率仍然使用N溝道MOS管。

　　N溝道m(xù)os管開關電路

　　NMOS的特性，Vgs大于一定的值就會導通，適合用于源極接地時的情況（低端驅動），只要柵極電壓大于參數(shù)手冊中給定的Vgs就可以了，漏極D接電源，源極S接地。需要注意的是Vgs指的是柵極G與源極S的壓差，所以當NMOS作為高端驅動時候，當漏極D與源極S導通時，漏極D與源極S電勢相等，那么柵極G必須高于源極S與漏極D電壓，漏極D與源極S才能繼續(xù)導通。

　　mosfet管開關電流波形問題分析

　　圖1

　　這里就用MOSFET代替BJT了，所以ids = ic，Vds=Vce，Coss也就是Cds代表輸出電容。簡單來說就是當MOS管一開始導通時輸出電容Coss還保持Vds電壓，隨著Ids電流越來越大，Vds電壓終于保持不住，開始下降。直到管子完全開啟。比較詳細的開啟過程是由Miller Plateau造成的，這里借用了網(wǎng)上一些解釋Miller Plateau的圖，如果有不清楚的就請見諒了。

　　階段1，Vgs 《 Vth，管子是關斷的，所以Ids = 0，Vds=high，ig充電Cgs。

　　階段2，Vgs 》 Vth，管子開啟，Ids從0增加到iL被外部電流源電感鉗住，Coss（Cds）上電壓不能突變，保持Vds。

　　階段3，進入Miller plateau，Vgs 》 Vth，管子仍然保持開啟，Coss開始discharge，Vds電壓開始下降，于此同時Cgd開始被ig充電。Vg保持不變。

　　階段4，Vd下降到接近0點，ig繼續(xù)給ig充電Cgs和Cgd充電。

　　階段5，Vg到達gate driver預定的電壓，管子開啟過程完成。

　　關斷過程和開啟過程類似，也會有Miller plateau效應。

　　我們可以看到，如果如果MOS管開啟時VDS上有原始電壓，那么MOS開啟過程中就會有Ids和Vds的重疊，那么會帶來Switching Loss。由于Coss上的能量在極短時間內被釋放，電容上能量會損失掉（換算為Loss為0.5*Coss*Vds^2*fs），而且只要是非零電壓開啟（Non Zero Voltage Switching），會給PCB和MOS的寄生電感與電容形成的諧振腔（resonant tank）引入比較大的dv/dt或者di/dt激勵，引起比較大的ringing，甚至超過管子的額定電壓，燒毀管子。

　　那么我們可以避免這種情況的發(fā)生嗎？答案是可以的，也就是很多人提到的Zero Voltage Switching，雖然會付出一定的代價。我們先看如何能實現(xiàn)軟開關開啟Zero Voltage Switching Turn on。

　　圖2

　　實現(xiàn)ZVS turn on很簡單，只需要在我們開啟管子前，Vds上的電壓為零就好，這樣Ids和Vds就沒有重疊了，turn on switching loss為零，沒有high di/dt， dv/dt問題，沒有ringing，完美！那么如何實現(xiàn)ZVS turn on呢？個人覺得分兩種情況討論：1為PWM converter，2為resonant converter（諧振變換器）。

　　一， 對于PWM converter，就拿最簡單的兩個管子的half bridge（其實也就是buck converter）做例子。

　　圖3

　　對于half bridge 實現(xiàn)ZVS turn on，我們希望當上管Q1開啟時電流是流進switching node （vsw）的，也就是圖中電感電流為負值，當下管Q2開啟時我們希望電流是流出switching node （vsw）的，也就是電感電流為正值。為什么這樣就可以實現(xiàn)ZVS turn on了呢？我們就看上管Q1開啟過程。如果電感電流iL為負，這時候我們先關閉Q2，這時候Q1還未開啟，在這個deadtime中iL會charge Q2的Coss，使Vsw抬高到Vin，當然不能超過Vin，因為Q1的body diode會導通，鉗位住Vsw到Vin，這時候Q1的Vds就是Vin-Vsw=0，這時候我們開啟Q1就實現(xiàn)ZVS了。同理對于Q2開啟時，如果電感電流為正，那么當我們首先關閉Q1管時，Vsw就會被電感電流拉低到0，因為iL》0， Q2的Coss會discharged到0，然后我們再開啟Q2，就可以達到ZVS了。這里我有一張其他Topology的PWM converter的波形圖，也和buck工作原理類似，大概可以看看基本原理，也就是電感電流為負時，Q1可以實現(xiàn)ZVS，讓Vsw的ringing比較小。而當電感電流為正時，實現(xiàn)不了ZVS，Vsw的ringing就比較大了。

　　圖4

　　二， 對于resonant converter，其實道理類似，我們也希望在我們開啟管子前，Vds上的電壓為零。那么對于resonant converter的half bridge，我們希望看到的impedance為inductive，也就是感性的，這樣switching node流出的電流I就會滯后于電壓V，現(xiàn)在ZVS turn on。

　　圖5

　　這是因為如果電流I是滯后與電壓V的，這樣在Q1開啟之前電流I為負值就會charge Q2的Coss，同時discharge Q1的Coss，讓V到Vin，這樣Q1就實現(xiàn)ZVS turn on了。Q2開啟之前，電流I為正，也會discharge Q2的Coss，和charge Q1的Coss，讓V到0，這樣Q2就實現(xiàn)ZVS了。

　　總結起來，要實現(xiàn)ZVS turn on，對于PWM，需要電感電流為負，而且需要足夠的deadtime；對于resonant converter，需要impedance為inductive，而且也需要deadtime。那么有人可能要問，對于PWM converter到底電感電流為多負？deadtime至少為多少可以保證ZVS？對于resonant converter， impedance 到底為多少？deadtime為多少可以保證ZVS？

　　要回答這個定量問題，其實是不那么簡單的。對于PWM converter，參考quasi-square-wave

　　ZVS buck converters，我們是可以畫出state plane，然后根據(jù)state plane圖的幾何關系定量分析出來的，但是非常繁瑣，常常是七八個三角函數(shù)等式求解。所以我個人愚見，在設計上，就讓開關頻率小點，電感值小點，讓電感電流ripple足夠大，能達到負值就差不多了。對于resonant

　　converter，倒是可以簡單地通過積分方法，算出i與t的積分，讓這個it積分大于Coss上的charge就行。比如已知impedance，算出V與I的phase shift，然后換算成時間td，然后在td上對電感電流進行積分，只要這個積分大于等于Coss*Vin就行了。

　　圖6

　　說了soft switching， ZVS這么多好處，我們談談soft switching的弊端。對于PWM converter我們可以看到為了實現(xiàn)ZVS，我們減小了電感值，讓電感電流ripple變大，最終達到負值，實現(xiàn)了ZVS，但是付出的代價就是inductor current的RMS值變大，各個元器件的導通損耗（conduction loss）變大，所以我們是犧牲了conduction loss換取switching loss和小ringing。而且如果輸出電流越大，我們需要實現(xiàn)ZVS的難度更大，需要進一步增大ripple，造成RMS電流進一步增大，很有可能得不償失，造成converter整體效率下降。對于resonant converter，在頻率很高的情況下，有時候需要讓impedance非常inductive，也就是I滯后于V非常厲害才能有足夠的charge q來實現(xiàn)ZVS，這其實也是變相降低了有功功率的傳輸，因為V和I的phase lag比較大，造成了converter的circulating current比較大，RMS電流值增大，也是增大了conduction loss。所以在設計或者考慮ZVS等soft switching時需要對系統(tǒng)有個整體loss的把握，在conduction loss和switching loss之間做好trade-off，這樣才能設計出效率最高，最魯棒的converter。

　　另外soft switching軟開關技術還有ZVS turn off，Zero Current Switching turn on，Zero Current Switching turn off。這里就簡單介紹了ZVS turn on，因為ZVS turn on對于MOSFET和GaN比較重要，其他softswitching技術這里就不一一敘述了。

　　典型開關MOS電流波形的精細剖析

　　很多工程師在電源開發(fā)調試過程中，測的的波形的一些關鍵點不是很清楚，下面針對反激電源實測波形來分析一下。

　　問題一，一反激電源實測Ids電流時前端有一個尖峰（如下圖紅色圓圈里的尖峰圖），這個尖峰到底是什么原因引起的？怎么來消除或者改善？

　　大家都知道這個尖峰是開關MOS開通的時候出現(xiàn)的，根據(jù)反激回路，Ids電流環(huán)為Vbus經(jīng)變壓器原邊、然后經(jīng)過MOS再到Vbus形成回路。本來原邊線圈電感特性，其電流不能突變，本應呈線性上升，但由于原邊線圈匝間存在的分布電容（如下圖中的C），在開啟瞬間，使Vbus經(jīng)分存電容C到MOS有一高頻通路，所以形成一時間很短尖峰。

　　下面再上兩個英文資料，上面的C在下圖中等效于Cp或者是Ca

　　經(jīng)分析，知道此尖峰電流是變壓器的原邊分布參數(shù)造成，所以要從原邊繞線層與層指尖間著手，可以加大間隙來減少耦合，也可以盡量設計成單層繞組。

　　例如變壓器盡量選用Ae值大的，使設計時繞組圈數(shù)變少減少了層數(shù)，從而使層間電容變小。也可減少線與線之間的接觸面，達到減少分布電容的目的。如三明治繞法把原邊分開對此尖峰有改善，還能減少漏感。當然，無論怎樣不能完全避免分布電容的存在，所以這個尖峰是不能完全消除的。并且這個尖峰高產生的振蕩，對EMI不利，實際工作影響倒不大。但如果太高可能會引起芯片過流檢測誤觸發(fā)。

　　所以電源IC內部都會加一個200nS-500nS的LEB Time，防止誤觸發(fā)，就是我們常說的消隱。

　　問題二，開關MOS關端時，IS電流波形上有個凹陷（如下圖紅色圈內的電流波形的凹陷）這是怎么回事？怎么改善？

　　說這個原因之前先對比下mos漏極電流Id與mos源極電流Is的波形。

　　實測Id波形如下

　　實測Is波形如下

　　從上面的這兩個圖中看出，ID比IS大一點是怎么回事？其實Is 是不等于Id的，Is = Id Igs（Igs在這里是負電流，Cgs的放電電流如下圖），那A，B 兩點波形，就容易解釋了。

　　Id比Is大，是由于IS疊加了一個反向電流，所以出現(xiàn)Is下降拐點。顯然要改善這個電流凹陷可以換開關MOS管型號來調節(jié)。

　　看了上面Id的電流波形后問題又來了，mos關斷時ID的電流為何會出現(xiàn)負電流？如下圖

　　MOS關斷時，漏感能量流出給Coss充到高點，即Vds反射尖峰的頂點上。到最高點后Lk相位翻轉，Coss反向放電，這時電流流出，也就是Id負電流部份的產生。