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- 基于PLL的測(cè)試測(cè)量時(shí)鐘恢復(fù)方案

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2010-10-11 11:19:0233

Cisco常見(jiàn)路由器密碼和版本恢復(fù)方法探討

Cisco常見(jiàn)路由器密碼和版本恢復(fù)方法探討 摘要:本文對(duì)CISCO公司的一些常見(jiàn)路由器的密碼恢復(fù)進(jìn)行了探討和總結(jié),同時(shí)描述了對(duì)路
2010-04-01 11:15:06327

基于FPGA的SoftSerdes設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的SoftSerdes設(shè)計(jì)與實(shí)現(xiàn)  0 引言   在高速源同步應(yīng)用中,時(shí)鐘數(shù)據(jù)恢復(fù)是基本的方法。最普遍的時(shí)鐘恢復(fù)方法是利用數(shù)字時(shí)鐘模塊(DCM)
2009-12-28 09:23:40879

基于FPGA 的新的DDS+PLL時(shí)鐘發(fā)生器

針對(duì)直接數(shù)字頻率合成(DDS)和集成鎖相環(huán)(PLL)技術(shù)的特性,提出了一種新的DDS 激勵(lì)PLL 系統(tǒng)頻率合成時(shí)鐘發(fā)生器方案。且DDS 避免正弦查找表,即避免使用ROM,采用濾波的方法
2009-12-14 10:22:0036

基于FPGA的高速時(shí)鐘數(shù)據(jù)恢復(fù)電路的實(shí)現(xiàn)

基于FPGA的高速時(shí)鐘數(shù)據(jù)恢復(fù)電路的實(shí)現(xiàn) 時(shí)鐘數(shù)據(jù)恢復(fù)電路是高速收發(fā)器的核心模塊,而高速收發(fā)器是通信系統(tǒng)中的關(guān)鍵部分。隨著光纖在通信中的應(yīng)用,信道可以承載
2009-10-25 10:29:453352

評(píng)估低抖動(dòng)PLL時(shí)鐘發(fā)生器的電源噪聲抑制性能

評(píng)估低抖動(dòng)PLL時(shí)鐘發(fā)生器的電源噪聲抑制性能 本文介紹了電源噪聲對(duì)基于PLL時(shí)鐘發(fā)生器的干擾,并討論了幾種用于評(píng)估確定性抖動(dòng)(DJ)的技術(shù)方案。推導(dǎo)出的關(guān)系式提
2009-09-18 08:46:321424

PLL合成器方式時(shí)鐘脈沖振蕩電路圖

PLL合成器方式時(shí)鐘脈沖振蕩電路圖
2009-07-16 11:19:18425

HFAN-04.5.5評(píng)估電源噪聲抑制比對(duì)PLL時(shí)鐘合成器的

HFAN-04.5.5評(píng)估電源噪聲抑制比對(duì)PLL時(shí)鐘合成器的影響 Characterizing Power-Supply Noise Rejection in PLL Clock
2009-06-19 07:35:3850

基于時(shí)鐘恢復(fù)系統(tǒng)中的鎖相環(huán)電路的設(shè)計(jì)

本文主要設(shè)計(jì)了基于相位控制技術(shù)的時(shí)鐘恢復(fù)系統(tǒng)的PLL 鎖相環(huán)路。分別對(duì)各單元電路結(jié)構(gòu)——鑒頻鑒相器、電荷泵、環(huán)路濾波器、壓控振蕩器、分頻器進(jìn)行設(shè)計(jì)。采用2.5V,0.25μm
2009-06-01 15:51:5353

精密參考時(shí)鐘時(shí)鐘與數(shù)據(jù)恢復(fù)電路中的應(yīng)用

精密參考時(shí)鐘時(shí)鐘與數(shù)據(jù)恢復(fù)電路中的應(yīng)用
2009-05-04 13:36:4435

高速非歸零碼數(shù)據(jù)的全光時(shí)鐘恢復(fù)研究

采用一種新的時(shí)鐘增強(qiáng)方案并配合雙區(qū)折射率耦合激光器實(shí)現(xiàn)非歸零碼信號(hào)的全光時(shí)鐘恢復(fù),通過(guò)數(shù)學(xué)仿真研究了此時(shí)鐘恢復(fù)系統(tǒng)在64 Gb/s非歸零碼系統(tǒng)中的性能表現(xiàn)。仿真結(jié)果表
2009-03-04 10:38:2719

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