chinese直男口爆体育生外卖, 99久久er热在这里只有精品99, 又色又爽又黄18禁美女裸身无遮挡, gogogo高清免费观看日本电视,私密按摩师高清版在线,人妻视频毛茸茸,91论坛 兴趣闲谈,欧美 亚洲 精品 8区,国产精品久久久久精品免费

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

擔(dān)心STM32時(shí)鐘PLL各參數(shù)配錯(cuò)嗎?

黃工的嵌入式技術(shù)圈 ? 來源:黃工的嵌入式技術(shù)圈 ? 作者:黃工的嵌入式技術(shù) ? 2020-03-01 13:35 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

有些朋友不理解為什么STM32時(shí)鐘要先倍頻N倍,再分頻?你會(huì)擔(dān)心這個(gè)值太大嗎?

1寫在前面

STM32時(shí)鐘的功能,可以說是越來越強(qiáng)大了。

從各個(gè)系列的時(shí)鐘樹可以看得出來,最早F1系列的時(shí)鐘功能相對(duì)比較簡單,到這后面H7、G0的時(shí)鐘越來越豐富。

今天講述一下其中的PLL環(huán)節(jié)。

2關(guān)于PLL

什么是PLL?

PLL:Phase Locked Loop鎖相環(huán)。

PLL用于振蕩器中的反饋技術(shù),通常需要外部的輸入信號(hào)與內(nèi)部的振蕩信號(hào)同步。

一般的晶振由于工藝與成本原因,做不到很高的頻率,而在需要高頻應(yīng)用時(shí),由相應(yīng)的器件VCO,實(shí)現(xiàn)轉(zhuǎn)成高頻,但并不穩(wěn)定,故利用鎖相環(huán)路就可以實(shí)現(xiàn)穩(wěn)定且高頻的時(shí)鐘信號(hào)。

---來自百度百科

每一塊STM32處理器至少都有一個(gè)PLL,有的甚至有好幾個(gè)PLL。

比如,F(xiàn)4有兩個(gè)PLL:

F7有三個(gè)PLL:

當(dāng)然,每個(gè)MCU型號(hào)不同,其PLL數(shù)量,及功能也有差異,具體需要看相應(yīng)手冊(cè)。

3STM32CubeMX配置時(shí)鐘樹

STM32CubeMX配置時(shí)鐘不用擔(dān)心出錯(cuò)。

原因很簡單,這個(gè)工具配置時(shí)鐘樹,如果出錯(cuò),會(huì)有紅色警告。

如下圖:

具體每一個(gè)紅色警告錯(cuò)誤的原因,將光標(biāo)移到紅色警告過會(huì)有相應(yīng)提示信息。

比如,輸出PLLP值超過規(guī)定范圍:

有這個(gè)提示信息,再也不怕配置出錯(cuò)了。

PLL的倍頻和分頻值

有人覺得前面倍頻N值很大(如下圖),這樣會(huì)不會(huì)出問題?

答案肯定是不會(huì)。但不建議將參數(shù)N設(shè)置為最大值。

特定時(shí)鐘頻率

有些時(shí)候,我們要求有特定時(shí)鐘頻率,比如USB,ETH等。這個(gè)時(shí)候PLL參數(shù)就需要合理才行。

4STM32手冊(cè)可查看PLL參數(shù)范圍

STM32的時(shí)鐘,在之前使用標(biāo)準(zhǔn)庫,或者寄存器時(shí),使用的晶振頻率不是官方推薦的,很多人就會(huì)搞暈。

那么,就只有參看對(duì)應(yīng)手冊(cè),手冊(cè)上是有明確說明的。比如F4手冊(cè)RCC章節(jié),詳細(xì)說明的PLL各參數(shù)值范圍。

本文就寫到這里,希望對(duì)你有幫助。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • mcu
    mcu
    +關(guān)注

    關(guān)注

    147

    文章

    18387

    瀏覽量

    378925
  • STM32
    +關(guān)注

    關(guān)注

    2301

    文章

    11073

    瀏覽量

    369383
  • pll
    pll
    +關(guān)注

    關(guān)注

    6

    文章

    966

    瀏覽量

    137251
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    ?CDCVF2505 3.3V PLL時(shí)鐘驅(qū)動(dòng)器技術(shù)文檔總結(jié)

    該CDCVF2505是一款高性能、低偏斜、低抖動(dòng)、鎖相環(huán) (PLL時(shí)鐘 司機(jī)。該器件使用 PLL 將輸出時(shí)鐘(1Y[0-3] 和 CLKOUT)精確對(duì)齊到 頻率和相位的輸入
    的頭像 發(fā)表于 09-22 16:17 ?561次閱讀
    ?CDCVF2505 3.3V <b class='flag-5'>PLL</b><b class='flag-5'>時(shí)鐘</b>驅(qū)動(dòng)器技術(shù)文檔總結(jié)

    PLL1708雙PLL時(shí)鐘發(fā)生器技術(shù)文檔總結(jié)

    PLL1707成本低、鎖相 環(huán)路 (PLL) 多時(shí)鐘發(fā)生器。PLL1707和 PLL1708可以從 27 MHz 生成四個(gè)系統(tǒng)
    的頭像 發(fā)表于 09-22 14:01 ?404次閱讀
    <b class='flag-5'>PLL</b>1708雙<b class='flag-5'>PLL</b>多<b class='flag-5'>時(shí)鐘</b>發(fā)生器技術(shù)文檔總結(jié)

    ?PLL1707/PLL1708 雙PLL時(shí)鐘發(fā)生器技術(shù)文檔總結(jié)

    PLL1707成本低、鎖相 環(huán)路 (PLL) 多時(shí)鐘發(fā)生器。PLL1707和 PLL1708可以從 27 MHz 生成四個(gè)系統(tǒng)
    的頭像 發(fā)表于 09-22 13:57 ?400次閱讀
    ?<b class='flag-5'>PLL</b>1707/<b class='flag-5'>PLL</b>1708 雙<b class='flag-5'>PLL</b>多<b class='flag-5'>時(shí)鐘</b>發(fā)生器技術(shù)文檔總結(jié)

    CDCE925 可編程 2-PLL VCXO 時(shí)鐘合成器技術(shù)手冊(cè)

    CDCE925和CDCEL925是基于模塊化PLL的低成本、高性能、可編程時(shí)鐘合成器、乘法器和分頻器。CDCE925和CDCEL925從單個(gè)輸入頻率生成多達(dá)五個(gè)輸出時(shí)鐘。每個(gè)輸出都可以在系統(tǒng)內(nèi)編程,以達(dá)到230MHz的任何
    的頭像 發(fā)表于 09-18 15:31 ?410次閱讀
    CDCE925 可編程 2-<b class='flag-5'>PLL</b> VCXO <b class='flag-5'>時(shí)鐘</b>合成器技術(shù)手冊(cè)

    CDCE913 可編程1PLL VCXO時(shí)鐘合成器技術(shù)手冊(cè)

    CDCE913和CDCEL913器件是基于PLL的模塊化、低成本、高性能、可編程時(shí)鐘合成器。這些器件從單個(gè)輸入頻率產(chǎn)生多達(dá)三個(gè)輸出時(shí)鐘。每個(gè)輸出都可以使用集成的可配置PLL在系統(tǒng)內(nèi)針對(duì)
    的頭像 發(fā)表于 09-18 15:12 ?386次閱讀
    CDCE913 可編程1<b class='flag-5'>PLL</b> VCXO<b class='flag-5'>時(shí)鐘</b>合成器技術(shù)手冊(cè)

    CDCE937 可編程 3-PLL VCXO 時(shí)鐘合成器技術(shù)手冊(cè)

    CDCE937和CDCEL937器件是基于模塊化PLL的低成本、高性能、可編程時(shí)鐘合成器、乘法器和分頻器。這些器件從單個(gè)輸入頻率生成多達(dá) 7 個(gè)輸出時(shí)鐘。每個(gè)輸出都可以在系統(tǒng)內(nèi)編程,以達(dá)到230MHz的任何
    的頭像 發(fā)表于 09-18 15:08 ?412次閱讀
    CDCE937 可編程 3-<b class='flag-5'>PLL</b> VCXO <b class='flag-5'>時(shí)鐘</b>合成器技術(shù)手冊(cè)

    PLL1707-Q1 3.3V雙PLL時(shí)鐘發(fā)生器技術(shù)文檔總結(jié)

    PLL1707是一款低成本鎖相環(huán)(PLL)多時(shí)鐘發(fā)生器。該PLL1707可以從27 MHz基準(zhǔn)輸入頻率生成四個(gè)系統(tǒng)時(shí)鐘。的
    的頭像 發(fā)表于 09-16 14:27 ?400次閱讀
    <b class='flag-5'>PLL</b>1707-Q1 3.3V雙<b class='flag-5'>PLL</b>多<b class='flag-5'>時(shí)鐘</b>發(fā)生器技術(shù)文檔總結(jié)

    ?CDCEL824 可編程雙PLL時(shí)鐘合成器技術(shù)文檔總結(jié)

    該CDCEL824是一款基于PLL的模塊化低成本、高性能、可編程時(shí)鐘 合成器、乘法器和除頻器。它從單個(gè)輸入生成多達(dá)四個(gè)輸出時(shí)鐘 頻率。每個(gè)輸出都可以在系統(tǒng)內(nèi)編程,以達(dá)到 201 MHz 的任何
    的頭像 發(fā)表于 09-14 10:13 ?721次閱讀
    ?CDCEL824 可編程雙<b class='flag-5'>PLL</b><b class='flag-5'>時(shí)鐘</b>合成器技術(shù)文檔總結(jié)

    易靈思 FPGA TJ375的PLL的動(dòng)態(tài)配置

    _cfg_clk, pll_cfg_clk_i是一個(gè)輸入時(shí)鐘,pll_cfg_clk是動(dòng)態(tài)配置的輸出時(shí)鐘, 通過另一個(gè)PLL產(chǎn)生一個(gè)
    的頭像 發(fā)表于 07-14 18:14 ?2774次閱讀
    易靈思 FPGA TJ375的<b class='flag-5'>PLL</b>的動(dòng)態(tài)配置

    原廠方案:利用力科示波器設(shè)置PLL參數(shù)

    。由鎖相環(huán)(PLL)跟蹤到的低頻率信號(hào)邊緣變化不被視為抖動(dòng),因?yàn)樗鼈儽?b class='flag-5'>PLL有效去除。相反,沒有被PLL跟蹤到的高頻率信號(hào)邊緣變化則被測量為抖動(dòng)。因此,時(shí)鐘恢復(fù)方法的選擇影響了
    發(fā)表于 06-05 19:29 ?595次閱讀
    原廠方案:利用力科示波器設(shè)置<b class='flag-5'>PLL</b><b class='flag-5'>參數(shù)</b>

    AD9577帶雙路PLL、擴(kuò)頻和余量微調(diào)功能的時(shí)鐘發(fā)生器技術(shù)手冊(cè)

    AD9577既提供一個(gè)多路輸出時(shí)鐘發(fā)生器功能,又帶有兩個(gè)片上鎖相環(huán)內(nèi)核PLL1和PLL2,專門針對(duì)網(wǎng)絡(luò)時(shí)鐘應(yīng)用而優(yōu)化。PLL設(shè)計(jì)基于ADI公
    的頭像 發(fā)表于 04-10 15:29 ?552次閱讀
    AD9577帶雙路<b class='flag-5'>PLL</b>、擴(kuò)頻和余量微調(diào)功能的<b class='flag-5'>時(shí)鐘</b>發(fā)生器技術(shù)手冊(cè)

    stm32h7s78 rcc pll2時(shí)鐘使能失敗的原因?

    使用的板卡是 stm32h7s78-dk,啟動(dòng)流程是 boot + flash app 的方式,boot 參考的 xip 示例,xip 時(shí)鐘綁定在 hclk 上。 問題 在 app 代碼中,初始化
    發(fā)表于 03-14 10:33

    STM32 F407無傳感器控制PLL

    電子發(fā)燒友網(wǎng)站提供《STM32 F407無傳感器控制PLL.zip》資料免費(fèi)下載
    發(fā)表于 12-19 14:10 ?1次下載

    config37中根據(jù)DACCLK配置jesd clock,請(qǐng)問下jesd clock大小是跟之前的serdes pll配置的line rate成40倍關(guān)系的嗎?

    的serdes pll配置的line rate成40倍關(guān)系的嗎? 關(guān)于速率,我fpga上每條line上發(fā)送的速率為5Gbps,dac輸入的dacclk_p為500M時(shí)鐘,pll配置DACCLK,M=40
    發(fā)表于 12-13 08:02

    使用LMK04821芯片的單PLL模式,輸出的時(shí)鐘頻率基本上是對(duì)的,但PLL2不能lock,為什么?

    我們使用LMK04821芯片的單PLL模式,從OSCin輸入125Mhz的差分時(shí)鐘,配置參數(shù)如下。 測試中發(fā)現(xiàn),輸出的時(shí)鐘頻率基本上是對(duì)的,但PL
    發(fā)表于 11-11 06:13