近年來，隨著超短波通信電臺(tái)向?qū)掝l段、高跳速、多業(yè)務(wù)、多功能的方向發(fā)展，作為電臺(tái)重要組成部分的頻率合成器，承擔(dān)著為電臺(tái)提供所需本振信號(hào)和各種時(shí)鐘的關(guān)鍵作用，其帶寬、相位噪聲、轉(zhuǎn)換時(shí)間等指標(biāo)直接影響電臺(tái)的通信性能。

　　超短波電臺(tái)跳速的提高，要求頻率合成器轉(zhuǎn)換時(shí)間縮短，以減小信道轉(zhuǎn)換過程的開銷，有利于提高數(shù)傳速率。而目前超短波電臺(tái)應(yīng)用趨勢是：多部超短波電臺(tái)和短波電臺(tái)裝于同一輛車中。為減小電臺(tái)之間的相互干擾，頻率合成器的相位噪聲指標(biāo)要求也越來越高，因?yàn)橥ㄟ^降低合成器相位噪聲，比使用大功率共址濾波器成本低得多。因此，超短波電臺(tái)頻率合成器的發(fā)展趨勢是提高相位噪聲和鎖定時(shí)間指標(biāo)。

　　1 總體設(shè)計(jì)方案

　　在傳統(tǒng)的單一鎖相頻率合成器中，由于鎖相倍頻在鑒相頻率放大的同時(shí)，也將噪聲同樣放大，其相噪惡化程度為20logN，其中N為分頻比。因此其頻率分辨率越高，則參考頻率越低，環(huán)路進(jìn)入鎖定的暫態(tài)時(shí)間就越長，相位噪聲也就越大。所以，傳統(tǒng)的單環(huán)PLL頻率合成器無法實(shí)現(xiàn)較高的頻率分辨率。而DDS具有相位噪聲低、頻率分辨率高、頻率轉(zhuǎn)換時(shí)間快等優(yōu)點(diǎn)，將DDS與PLL結(jié)合是實(shí)現(xiàn)高換頻速度、低相位噪聲特性的高分辨率頻率合成器的有效途徑。

　　頻率合成器的輸出頻率為

?

　　式中，N為DDS總的頻率字長;K為所選的頻率字;fr為參考頻率。

　　這種方案的頻率分辨率為

?

　　由此可見，DDS與PLL結(jié)合的設(shè)計(jì)方案頻率分辨率遠(yuǎn)優(yōu)于PLL，而輸出頻率較DDS則增加了M倍。較之單一的PLL或DDS有較好的性能。因此目前超短波頻率合成器多采用DDS與PLL結(jié)合的設(shè)計(jì)方案，雖然目前開發(fā)出很多帶小數(shù)分頻的鎖相環(huán)電路，但在方案設(shè)計(jì)上沒有DDS方便。

　　盡管采用DDS后可以大幅提高鑒相頻率，縮短鎖定時(shí)間，但對于幾十μs的指標(biāo)要求，還必須采用其他的輔助加速鎖定措施，常用的有頻率預(yù)置法和變環(huán)路帶寬法。

　　頻率合成器的頻率轉(zhuǎn)換過程，分為頻率捕獲和相位跟蹤兩個(gè)階段。頻率捕獲時(shí)間和初始頻差有關(guān)，相位跟蹤時(shí)間則由環(huán)路參數(shù)決定。一般情況下，頻率捕獲時(shí)間遠(yuǎn)大于相位跟蹤時(shí)間。預(yù)置方法就是采用外部指令信號(hào)控制產(chǎn)生一個(gè)粗調(diào)電壓，使VCO粗調(diào)到所需頻率附近，從而縮短頻率鎖定時(shí)間。粗調(diào)電壓的數(shù)據(jù)越精確，在跳頻模式時(shí)就可以保證環(huán)路電壓越穩(wěn)定，有利于縮短環(huán)路的鎖定時(shí)間。

　　環(huán)路帶寬越寬，則跳頻速率越快，但因此會(huì)帶來參考雜散和相位噪聲變差等問題。所以一般情況下，不采取單獨(dú)增加環(huán)路帶寬的方法來縮短鎖定時(shí)間，而通過動(dòng)態(tài)地改變決定環(huán)路帶寬的相關(guān)參數(shù)來達(dá)到降低跳頻時(shí)間的目的，即變環(huán)路帶寬法。

　　介紹一種低噪聲快速轉(zhuǎn)換頻率合成器的設(shè)計(jì)原理和試驗(yàn)結(jié)果，采用DDS與PLL結(jié)合的設(shè)計(jì)方案，同時(shí)采用頻率預(yù)置和變環(huán)路帶寬等多種輔助措施，使頻率合成器的轉(zhuǎn)換時(shí)間達(dá)到80μs，同時(shí)保證了良好的相位噪聲指標(biāo)，適合超短波電臺(tái)應(yīng)用。圖1為頻率合成器原理框圖，采用DDS+PLL組合的方法來實(shí)現(xiàn)頻率合成。

　　高穩(wěn)定度溫補(bǔ)振蕩器輸入到DDS產(chǎn)生一個(gè)高穩(wěn)定的頻率fDDS經(jīng)鎖相環(huán)電路R次分頻后得到鎖相環(huán)路的參考鑒相頻率fd。壓控振蕩器的輸出經(jīng)N次分頻后得到的fN，與fd在鑒相器中進(jìn)行相位比較后產(chǎn)生一個(gè)直流控制電壓，送入環(huán)路濾波器，得到VCO控制電壓。環(huán)路鎖定時(shí)，壓控振蕩器輸出頻率fo=Nfd=NfDDS/R。改變DDS輸出頻率fd，就可以改變輸出頻率。

　　采用AD公司的低功耗芯片AD9951。AD9951最高工作時(shí)鐘為400 MHz，采用了先進(jìn)的CMOS技術(shù)。它結(jié)合一個(gè)片內(nèi)高速、高性能DAC和比較器構(gòu)成一個(gè)完全數(shù)字控制可編程頻率合成器，并具有時(shí)鐘產(chǎn)生功能。系統(tǒng)內(nèi)部采用32 bit相位累加器，在數(shù)據(jù)進(jìn)入正弦查找表之間被截短成19 bit，最后由內(nèi)部集成的14 bitDAC產(chǎn)生模擬信號(hào)輸出。采用5 bit字去控制相位，允許輸出相位以180°、90°、45°、22.5°、11.25°及其任意組合的增量改變。內(nèi)部高速比較器能接受DAC輸出，以產(chǎn)生一個(gè)低抖動(dòng)的方波，這樣使AD9951用作時(shí)鐘發(fā)生器時(shí)變得非常方便。通過外部的一個(gè)可調(diào)電阻，輸出電流的幅度可調(diào)節(jié)成10～20 mA，輸出電壓可達(dá)+1 V。同時(shí)，AD9951采用48腳表面封裝形式封裝，支持SPI兼容串口的操作，所有寄存器可以通過并行I/O口寫入，也可以通過串口寫入，如定頻、捷變跳頻等，滿足了不同設(shè)計(jì)的要求。頻率調(diào)諧、相位調(diào)節(jié)字可以以串行方式送入芯片內(nèi)部。采用串行輸入方式時(shí)只需4根控制接口線，即復(fù)位線、頻率更新線、時(shí)鐘線和數(shù)據(jù)線。

　　PLL芯片采用具有快速鎖定和小數(shù)-N分頻功能的ADF4193。ADF4193的輸出相位具有數(shù)字可編程功能，在工作頻率為2 GHz時(shí)，輸出信號(hào)相位誤差為0.5°rms，相位噪聲系數(shù)基底為-216 dBc/Hz，具有3線串行接口，同時(shí)片內(nèi)具有低噪聲差動(dòng)放大器。內(nèi)部包括一個(gè)低噪聲的數(shù)字鑒頻鑒相器PFD和一個(gè)精確的差動(dòng)充電泵。差動(dòng)放大器將差動(dòng)充電泵輸出轉(zhuǎn)換成一個(gè)單端電壓輸出，提供給外部的壓控振蕩器VCO?；凇?△的小數(shù)分頻器允許可編程的小數(shù)-N分頻和4位參考計(jì)數(shù)器R。ADF4193小數(shù)-N鎖相環(huán)與外部的環(huán)路濾波器和壓控振蕩器可以實(shí)現(xiàn)一個(gè)完整的鎖相環(huán)路。

　　利用ADIsimPLL軟件對方案進(jìn)行了仿真驗(yàn)證，圖2為不加預(yù)置措施時(shí)從最低端跳到最高端的轉(zhuǎn)換圖，圖3為未加變帶寬措施時(shí)窄帶頻率轉(zhuǎn)換圖。圖4為加變帶寬措施時(shí)窄帶頻率轉(zhuǎn)換圖?？梢钥闯霾患宇A(yù)置措施時(shí)窄帶轉(zhuǎn)換很快，但寬帶轉(zhuǎn)換較慢，變帶寬明顯加速鎖定。